CN107094071A - 在通信接收器中降低伪前序检测的系统和方法 - Google Patents

在通信接收器中降低伪前序检测的系统和方法 Download PDF

Info

Publication number
CN107094071A
CN107094071A CN201710084817.5A CN201710084817A CN107094071A CN 107094071 A CN107094071 A CN 107094071A CN 201710084817 A CN201710084817 A CN 201710084817A CN 107094071 A CN107094071 A CN 107094071A
Authority
CN
China
Prior art keywords
signal
margin
clock
detection
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710084817.5A
Other languages
English (en)
Other versions
CN107094071B (zh
Inventor
M·K·卡恩
K·J·穆尔瓦内
P·P·E·奎兰
S·奥马哈尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Global ULC
Analog Devices International ULC
Original Assignee
Analog Devices Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Technology filed Critical Analog Devices Technology
Publication of CN107094071A publication Critical patent/CN107094071A/zh
Application granted granted Critical
Publication of CN107094071B publication Critical patent/CN107094071B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/20—Monitoring; Testing of receivers
    • H04B17/29—Performance testing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/003—Arrangements for allocating sub-channels of the transmission path
    • H04L5/0078—Timing of allocation
    • H04L5/0082—Timing of allocation at predetermined intervals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence

Abstract

本公开涉及在通信接收器中降低伪前序检测的系统和方法。设备，包括：信号检测电路，确定连续检测的边缘信号之间的计数器到达的计数，以提供指示是否连续检测的边缘信号被至少规定的时间间隔彼此分离；时钟电路，产生时钟信号脉冲对应于提供指示发生连续检测的边缘信号，所述边缘信号均分离之前连续的至少规定的时间间隔的边缘信号；相匹配电路，被构造以使产生的时钟信号脉冲对齐检测的边缘信号；以及图案匹配电路，取样和产生的时钟信号脉冲对齐的检测的边缘信号的序列，以检测数据包。

Description

在通信接收器中降低伪前序检测的系统和方法
背景技术
电子系统例如收发器使用时钟和数据恢复(CDR)电路来获取和跟踪进入信号。进入信号可以包括前序码，其包括在信息分组之前的相对容易识别的二进制代码序列。更具体地，前序的接收通常先于接收信息分组的同步消息。在使用基于分组的协议的电子系统中，例如，每个分组通常在前序前面，前序包含在预定时钟间隔交替的预定数的二进制逻辑值的序列。
在无线通信系统中，接收机接收RF信息信号以将其转换为数字数据流。在接收信息信号期间，加性白高斯噪声经常叠加在接收的信号上并且以建设性或破坏性方式扭曲它。图1A是示出了调制的信息输入信号和叠加的噪声的一部分的示例性解调的输入信号计时图。图1B是示例性对应的解调的信号，其示出了零穿越噪声边缘和零穿越信息输入信号边缘。在第一和第三时间间隔T1、T3期间，仅接收噪声。在第二时间间隔T2期间，在噪声中接收具有值为1,0,1,0,1,0,1,0的信息输入信号的前序部分。
在合理的接收信号功率水平下，接收信息信号中的前序信号序列具有良好定义的具有等于接收机的数据速率的时间周期的零穿越边缘被构造为接收。例如，接收到的前序信息信号具有以1/数据速率隔开的零穿越。例如，CDR电路可以利用进入前序序列的零穿越边缘，以将本地产生的时钟信号与进入包数据流。通常，CDR电路使用以远高于目标数据速率的时钟频率操作的过采样数字锁相环路(DPLL)来检测前序包信号边缘以检测进入分组的存在。时钟和数据恢复系统可以通过诸如频偏移键控(FSK)的各种方案从被调制的数据流中提取解调的时钟和数据信息，并且使数控振荡器(NCO)生成恢复的时钟。
通常，接收器花费大量时间等待接收包数据。在等待时间期间，接收器通常接收具有零均值的随机白高斯噪声。接收的噪声典型地在解调器输出处具有比信息信号更频繁的零穿越边缘，并且连续噪声边缘之间的时间是可变的和随机的。然而，噪声可以不时地在解调器输出处具有前序信号的特性，这可以导致伪包数据检测。
发明内容
检测伪数据包的设备，包括：计数器电路，被构造以确定连续检测的边缘信号之间到达的计数，以提供指示是否连续检测的边缘信号被至少规定的时间间隔彼此分离。时钟电路产生时钟信号脉冲对应于提供指示连续检测的边缘信号，所述边缘信号彼此分离至少规定的时间间隔。相匹配电路使产生的时钟信号脉冲对齐检测的边缘信号。图案匹配构件匹配和产生的时钟信号脉冲对齐的检测的边缘信号的序列，以检测数据包。
附图说明
图1A是解调的输入信号计时图示意性例子，示出一部分调制的信息输入信号和叠加的噪声。
图1B是对应的解调的信号的示意性例子，示出零穿越噪声边缘和零穿越信息输入信号边缘。
图2是依照一些实施方案的时钟和数据恢复系统例子的示意性框图。
图3是依照一些实施方案的图1的零相重启电路的示意性电路图。
图4是依照一些实施方案的表示NCO内的第一时钟的示意性框图。
图5是依照一些实施方案的表示接收的信号检测电路的操作的示意性流程图。
图6是依照一些实施方案的示出零相重启电路操作的示意性计时图。
图7是依照一些实施方案的第一包检测电路的示意性框图。
图8是依照一些实施方案的示出前序匹配检测电路的另外细节的示意性示例图。
图9是依照一些实施方案的第二包检测电路的示意性框图。
图10是依照一些实施方案表示图9的处理器电路操作的示意性流程图。
图11A是第二包检测电路的可选实施方案的示意性计时图，其中ZPS电路在前序查询模式期间不能操作。
图11B示出依照一些实施方案的第二包检测电路的示意性计时图。
具体实施方式
示出以下描述使得本领域任何技术人员能够创建和使用设备和方法，以减少通信接收器中的伪前序检测的发生。对实施例的各种修改对于本领域技术人员将是显而易见的，并且在不脱离本发明的精神和范围的情况下，本文定义的一般原理可以应用于其他实施例和应用。此外，在下面的描述中，出于解释的目的阐述了许多细节。然而，本领域普通技术人员将认识到，可以在不使用这些具体细节的情况下实践本发明。在其他实例中，以框图形式示出公知的过程，以便不以不必要的细节模糊本发明的描述。相同的附图标记可以用于表示不同附图中相同或相似项目的不同视图。因此，本发明不旨在限于所示的实施例，而是符合与本文公开的原理和特征一致的最宽范围。
图2是依照一些实施方案的时钟和数据恢复系统200例子的示意性框图。系统200包括边缘检测器202、相匹配电路(虚线内示出)203和接收的信号检测电路204，本文也称为"零相重启电路"或"ZPS电路"。相匹配电路203包括相检测器206、相态机208、锁相环路(PLL)过滤器210和数据速率校正和分数速率支持电路212，操作性地耦合时钟和数据恢复(CDR)数控振荡器(NCO)214。系统100可以在系统内实施，例如获取和追踪多种调制方案中的一种所调制的数据流的网络装置。示例性调制方案包括2-FSK或二进制FSK、3-FSK或三进制FSK、和4-FSK，取决于离散频率中展现出的数字水平数。系统100也可以具有内部或局部时钟，本文也称为第二时钟，其用于操作系统100的各电路框。局部时钟信号可以具有高于接收的输入信号的目标数据速率的速率。例如，局部时钟速率可以是接收的输入信号的目标数据速率的32倍。然而，局部时钟信号可以具有在非常宽范围内改变的速率，并且其他适用的速率可以使用，并被本领域普通技术人员容易地确定。
边缘检测器202从解调器电路(未示出)接收解调的信息输入信号。边缘检测器202检测信息信号的边缘。边缘检测器电路202可以例如通过排他性-OR(XOR)门和一个或多个延迟电路(未示出)来实施。边缘检测器202产生对应于检测发生解调的输入信号边缘的边缘信号。在一个例子中，当边缘检测器202检测解调的输入信号边缘时，边缘检测器202可以产生脉冲，如下面图6所述。边缘检测器202的边缘检测操作可以选择性地进行或不进行，并且边缘检测器202可以被构造以检测解调的输入信号的正边缘或负边缘或两者。例如，边缘检测器202可以接收控制信号，其使边缘检测器202的正边缘检测失效，从而引起信号操作以构造边缘检测器202来产生仅仅对应于检测负边缘发生的边缘信号。提供来自边缘检测器202的边缘信号作为输入至相检测器206和信号检测电路(零相重启电路)204。
系统200接收数据时，边缘检测器202产生上述边缘信号，这可伴随噪声。例如，当输入终端至系统200被断开或被接收的解调的信息输入信号驱动时，当其最终出现时所得噪声可以被获取的信息输入信号干扰。系统100进入数据流可以在前面，随后是具有零均值的高斯分布的随机噪声。数据序列可以例如包括持续时间中的单位间隔的符号流。数据序列可以在基于数据的调制方案而变化的特定前序序列之前。例如，在一些实施方案中，当局部时钟信号被设置为接收到的输入数据速率的大约32倍时，相对于零均值(其将被转换为101010...的2-FSK前序序列)的+1，-1，+1，-1，...的解调的前序序列应当在当局部时钟信号设置为接收到的输入数据速率的大约32倍时，在局部时钟信号的大约每32个计数处具有零穿越转变。检测前序以获得锁定输入信号的相。然而，与数据流相比在解调的数据序列之前的噪声可以具有更频繁的随机零穿过转变，并且响应于噪声相关零穿越，边缘检测器202可以产生包括更频繁的单位脉冲信号零穿越的边缘信号，而系统100接收与数据相对的噪声。
信号检测电路204产生重启信号，其重启所示系统100的各种模块，包括相检测器206、相态机208、PLL过滤器210和CDR NCO214，而所示系统100获取输入信号。在获取并正在跟踪输入信号之后，信号检测电路204不需要操作。在所示的实施方案中，其中，零相重启电路204接收来自边缘检测器202的边缘信号、局部时钟信号和抵消值。信号检测电路204利用由于噪声的频繁零穿越来重启CDR NCO214，以减少在时钟和数据恢复时噪声的影响。信号检测电路204包括内部计数器，本文称为第二计数器，用于对边缘信号的脉冲之间的局部时钟周期进行计数，并且使重启电路以响应于所述计数器值而不在如至少部分地基于所述抵消值所确定的给定范围内发送重启信号。
由于信号检测电路204使用进入流的零穿越的频率进行操作，所以即使当输入信号具有接近或低于噪声水平的低幅度时，信号检测电路204也可以容易地操作。而且，接收的输入信号的零穿越可以在已知的固定速率下发生，信号检测电路204的给定特定的调制方案前序和内部计数器电路可以被相应地设计。例如，在一些实施方案中，对于a2-FSK前序的解调的输入信号是+1，-1，+1，-1，...，并且该信号的零穿越是局部时钟的大约32个计数信号，局部时钟信号设置为数据速率的大约32倍。在系统200接收具有频繁零穿越的噪声时，通过重启系统100中的各种模块，系统200可以减少前序信号的噪声诱导误检的发生率，从而实现快速获取具有显著改善的获取时间的进入信号。下面将参照图3和图6进一步描述零相重启信号的计数和重启功能。
相检测器206确定接收相对于CDR NCO214内的第一计数器的输入数据信号的相位。其中，相检测器接收第一计数器值、来自边缘检测器202的边缘检测信号、来自相态机208的调制相信号和来自信号检测电路204的重启信号。其中，相检测器206产生相信号，其可以是正或负单位脉冲。相信号指示是否第一计数器和数据信号之间的相差为正或负。来自相检测器206的相信号被馈送到相态机208、PLL过滤器210和数据速率校正和分数速率支持模块212。
相态机电路208可以是更新相位信息的有限态机。其中，相态机208从CDR NCO214接收相信号和第一计数器。相态机208基于相信号产生调节-相信号，以根据相信号的负号或正号来控制CDR NCO214的NCO调节。相态机在位区间内的不同位置处执行NCO调节，用于负相位和正相位更新。例如，当相信号为正且来自CDR NCO214的第一计数器大于第一预定值时，相态机208可以产生指示相位更新延迟的调节-相信号，直到NCO小于第一预定值。当相信号为负且来自CDR NCO214的第一计数器小于第二预定值时，相态机208可以生成指示相位更新延迟的调节相信号，直到NCO大于第二预定值。结果，rx_时钟的上升边缘可以根据NCO移动，以便不产生如在名称为“用于时钟和数据速率恢复的系统和方法”、共同转让的共同未决美国专利申请序列号14/218,697(2014年3月18日提交)中所描述的上升边缘时钟调节器，其全部内容通过引用并入本文。来自相态机208的调节-相信号然后被馈送到相检测器206、PLL过滤器210和CDR NCO214。
PLL过滤器210过滤出不需要的频率，同时允许所示系统200中的所需频率。取决于输入信号、系统100的特性以及其它可能的内部或外部干扰，PLL过滤器210可以被构造成具有一定范围的频率的特定增益，特定带宽以允许某些频率通过，而过滤出其他频率，和/或用于系统200的PLL功能的特定期望定时响应。
数据速率校正和分数速率支持模块212根据进入数据速率来校正编程的数据速率，并且还通过分数提供和编程的数据速率不同的数据速率。其中，数据速率校正和分频速率支持电路212接收相信号的增益参数，诸如ki和kp(未示出)，以及数据速率值。数据速率可以基于累积的相位误差并且通过控制回路来调整。此外，分数数据速率支持可以通过累积分数和在两个数据速率之间交替或抖动来实现。依照一些实施方案，数据速率校正和分数支持电路212在上述共同未决美国专利申请中有所描述。
CDR NCO214基于系统100接收到的解调的输入信号执行时钟和数据恢复。其中，CDR NCO214接收数据序列、来自相检测器206的调节相信号和来自信号检测电路204的重启信号。CDR NCO214产生rx_时钟信号，本文也称为第一时钟信号，其是与数据序列同步的恢复的时钟信号，以及rx_数据信号，其是基于数据序列的恢复的数据信号。可以通过基于CDRNCO214的内部计数器值来创建50％占空比的时钟信号，以产生rx_时钟信号。例如，rx_时钟信号可以对于CDR NCO计数器周期的第一半设置为低，而对于CDR NCO计数器周期的第二半设置为高。根据本文所述的各种实施方案，CDR NCO214的内部计数器可以被预编程、重启和/或调节。
图3是依照一些实施方案的图1的信号检测电路(零相重启电路)204的示意性电路图。信号检测电路204包括第二计数器302和窗口比较器310。第二计数器302可以包括多个复用器以重启和/或使能用第二计数器302，以及计数器记录器304以在两个边缘之间保持时钟计数。响应于第二计数器302接收到来自边缘信号的高或逻辑1，时钟计数重启为零，并且保持在计数器记录器304处的时钟计数值将传播到下面描述的下一阶段。此外，信号检测电路304包括比较器306，其比较两个边缘之间的时钟计数值和局部时钟乘法器和抵消的和M+抵消。局部时钟乘法器M可以是32，例如，当局部时钟设定为数据速率的32倍。可以使用其他乘数值。抵消可以是诸如2或3的预定抵消值，其可以是窗口合并器310的上限。在时钟计数值达到M+抵消之后，第二计数器302将被重启，使得时钟计数值将回到零。
仍参照图3，来自计数器记录器304的时钟计数值可以进一步经过最大时钟计数保持级，其可以包括另一组复用器307以重启，和/或使能用最大时钟计数保持级和最大计数记录器。当信号检测电路304从边缘信号接收到高或逻辑1时，保持在计数器记录器304的时钟计数值将传播到该级307，最大计数记录器308将保持来自两个边缘之间的计数器302的时钟计数的最大值。然后，时钟计数的最大值将被传播到窗口比较器310。
仍参照图3，窗口比较器310可以包括上限比较器314、下限比较器312，OR门和多路复用器以使得窗口比较器310能够使用。窗口比较器310的上限可以设置为M+抵消阈值，并且窗口比较器310的下限可以被设置为M-抵消阈值，其中M可以是局部时钟乘法器，抵消是上述预定抵消值。当最大时钟计数值低于M-抵消或高于M+抵消时，窗口比较器310将激活零相重启信号以重启图1-2中描述的模块。参考“有源高”逻辑来描述前述逻辑，使得当高或逻辑“1”时逻辑状态有效或被断言。当然在替代实施方案中可使用有效低逻辑。当最大时钟计数值在M-抵消和M+抵消之间时，窗口比较器310将不激活零相重启信号，并且图1-2中描述的模块不会被重启。
图4是依照一些实施方案表示NCO214内的第一时钟402的示意性框图。循环第一计数器404从开始值计数到第一计数值N，然后响应于第二时钟信号重复计数。程序时钟脉冲框406响应于第一计数器达到第二计数值M而产生第一时钟信号rx_clk脉冲的时钟脉冲，其小于或等于第一计数值N(M<N)。值M是可编程的。复位框405响应于从信号检测电路204接收到具有规定的值的重启信号，将第一计数器重启为开始值。
在一些实施方案中，例如，循环第一计数器404的最大计数为32，因此，第一时钟402具有为第二时钟频率的1/32的时钟频率。在一些实施方案中，第一时钟信号rx_clk脉冲的每个脉冲通过将运行在32x数据速率时钟的计数器值(最大计数至32)的一半置为rx_clk高来产生。这确保rx_clk上升边缘发生在两个连续边缘之间的中间位置，因此输入信号的采样点发生在FSK信号的眼图的中间。
在操作中，进入前序信号相对于第一时钟计数的开始是未知的，因此，第一时钟信号rx_clk的上升边缘可发生在接收数据位周期中的任何地方。因此，需要使循环第一计数器值在时间上向前或向后，以根据第一计数器404相对于与第一计数器404对应前序信号的接收边缘信号的计数位置提前或滞后产生rx_clk脉冲。循环第一计数器404中的该调整值是可编程选项，并且其定义了捕获的CDR环路带宽。它还表示CDR系统100被编程为获取进入信息信号的速度或速度。为了实现这种调整或对准，CDR电路模块100采用上述数字控制的PLL操作来调整第一计数器404的相位信息。
图5是依照一些实施方案表示信号检测204操作的示意性流程图500。框502响应于从边缘检测器202接收到边缘信号，开始重启计数器503的计数。框504监视复位计数器503的复位计数。判定框506响应于下一边缘信号的接收，确定复位计数器503的复位计数值是否已经达到在规定的范围内的计数。依照一些实施方案，规定的范围在M-抵消阈值和M+抵制阈值之间，如上所述。响应于确定重启计数值不在规定的范围内，框508产生重启信号608的第一值，导致第一计数器604的重启，在此期间第一计数器604停止其计数，并且控制流回到模块502。响应于确定重启计数值在规定的范围内，框508产生重启信号608的第二值，使第一计数器604循环计数，并控制流回到模块502。
图6是依照一些实施方案的示出信号检测电路204操作的示意性计时图。计时图示出对应第二计数器302值的波形602、对应最大时钟计数记录器308输出的波形604、对应边缘信号的波形606、和所得零相重启信号的波形信号608。依照一些实施方案，图6示出的图表示，零相重启信号608在噪声接收期间(即当没有接收到信息信号值并且接收的边缘表示噪声时)设置为第一值，而两个噪声边缘之间的复位时钟计数值通常在外部时钟计数窗口由时钟计数M+抵消和时钟计数M-抵消界限。相反，依照一些实施方案，零相重启值608在信息信号接收期间被设置为第二值，信息边缘落入由时钟计数M+抵消和时钟计数M-抵消界定的时钟计数窗口内。依照一些实施方案，第一值是逻辑高值，并且第二值是逻辑低值。
图7是依照一些实施方案的第一包检测电路700的示意性框图。第一包检测电路700包括CDR电路100、ZPS电路204和前序匹配相关器电路702。CDR电路100和ZPS电路204操作性地耦合，参照图2所述。ZPS电路204操作性地耦合以提供重启信号至CDR电路100，并且CDR电路操作性地耦合以提供其输出rx_clk和rx_数据信号。依照一些实施方案,接收的输入信号包括基于解调器电路(未示出)产生的解调的输入信号，参照图1所述的边缘检测器电路202产生的输入边缘信号的序列。前序匹配检测电路702操作性地耦合以接收rx_clk和rx_数据信号，并产生具有指示是否rx_数据信号包括匹配前序信号图案的二进制值序列的值的前序匹配输出信号。
图8是依照一些实施方案示出前序匹配检测电路702的另外细节的示意性示例图。前序匹配电路702包括图案储存记录器电路804、偏移记录器电路806和比较器电路808。图案储存记录器电路804被构造以储存表示规定的前序信号图案的二进制值有序收集。偏移记录器806被构造以输入对应于第一时钟信号rx_clk的rx_数据信号二进制值的接收的序列。响应于每个接收的rx_clk信号脉冲，偏移记录器806输入同时二进制rx_数据信号值。在一些实施方案中，偏移记录器具有长度n＝8，并且输入到偏移记录器806的每个二进制rx_数据值在八个rx_clk周期之后在序列中移出。比较存储在记录器804中的前序图案信号与最近接收到的rx_数据信号序列，以确定记录器804中的多个二进制值是否与多个二进制值当前存储在偏移记录器806中。对于在检测前序匹配，比较器电路806产生具有指示检测到匹配的值的前序匹配信号。例如，在一些实施方案中，前序匹配电路702被配置成匹配8比特前序列模式，例如10101010。
图9是依照一些实施方案的第二包检测电路900的示意性框图。第二包检测电路900包括CDR电路200、ZPS电路204、串行器/解串器(SerDes)电路906和处理器电路919。SerDes电路906作为CDR电路100和处理器电路919之间的界面电路。
CDR电路200操作性地耦合以接收接收的信号。CDR电路200将串行rx_clk信号和串行rx_数据信号提供给SerDes电路906。SerDes电路906包括前序匹配检测电路908以确定零穿越接收的串行rx_数据信号的过渡模式匹配有效的前序序列。在接收分组有效载荷信息的时间间隔期间，SerDes电路906将从CDR电路100接收的串行rx_clk信号和串行rx_数据信号转换为并行数据，并将并行数据提供给处理电路919。
处理电路919被构造以对并行数据路径921(例如协议检测、地址匹配、地址过滤器、加密白化和编码)接收的分组有效载荷数据执行处理功能。在一些实施方案中，SerDes电路906评估所接收的串行分组信息以确定何时已经接收到分组的结束。例如，在一些实施方案中，SerDes电路906监视接收的分组信息有效载荷内的CRC和其他数据模式，以识别分组的结束。
ZPS电路204操作性地耦合以接收所接收的信号，并将上述重启信号608提供给CDR电路200。响应于由噪声产生的边缘，ZPS电路204产生具有重设CDR电路100的第一值的重启信号608.响应于由信息信号产生的边缘的出现，ZPS电路204产生重启信号608具有使得CDR电路200产生串行rx_clk信号和串行rx_数据信号的第二值。
在接收到有效分组之间的时间间隔期间，处理器919在低功率省电模式下操作。更具体地，当ZPS电路204产生具有指示噪声边缘(而不是信息信号边沿)的第一值的重启信号608时，处理器919被断电。然后，响应于ZPS电路204产生具有第二值的重启信号608，其指示接收指示接收到信息信号(而不是噪声)的边缘信号，处理器9191上电。
图10是依照一些实施方案的示意性流程图1000，表示图9的处理器电路919的操作。图10中的功能块表示处理器919的配置，使用硬件和/或计算机程序代码来执行所指示的功能。框1002响应于接收到具有指示接收到用于信息信号的边缘信号序列的第二值的重启信号608，将处理器919转变为处于通电模式的开启过程。依照一些实施方案，处理器919控制在没有接收到分组的同时掉电的其它接收器电路组件(未示出)的电源。例如，可以在没有接收到分组时节省功率而被关闭的频率误差校正和门控电路被再次接通以接收新的信息分组。框1010设置自动频率控制(AFC)捕获模式并设置自动门控(AGC)自由运行模式，以确保接收机不饱和并且增益足够高以获取输入信号。帧1014在由SerDes电路906提供给处理器919的接收数字信号值中搜索前序。帧1017在接收的数字信号值中定位前序模式。框1018在接收的数字信号值中定位前序模式。一旦找到前序，框1020锁定AFC和AGC循环。框1022禁用，即关闭ZPS框104。响应于AFC和AGC环路被锁定并且前序已被定位，框1022终止处理器开启过程。框1024配置SerDes906等待前序完成。依照一些实施方案，等待是4位。决策框1026确定在前序之后是否检测到同步模式。响应于没有检测到同步模式，处理器发出清除中断，并且控制流返回以开始等待发生具有第二值的重启信号608的接收。响应于检测到同步模式，框1028接收并处理分组有效载荷数据。处理器919在分组接收之间断电。
图11A-11B是在三个不同时间间隔期间分别示出信号的示意性信号计时图。第一时间间隔T1A发生在信息分组到达之前，而解调器输出是噪声。第二时间间隔T2A发生在信息分组到达期间，而解调器输出A第三包括诸如前序，同步和分组有效载荷数据的实际信息。时间间隔T3A发生在信息分组完成之后，而解调器输出是噪声。更具体地，在第一间隔T1A期间，接收的输入信号包括具有随机零穿越的随机数据和高斯噪声的特性。在第二时间间隔T2A期间，接收的输入信号包括包含数据，后跟分组有效载荷，后跟CRC信息。在第三时间间隔T3A期间，接收的输入信号包括具有随机零穿越和高斯噪声特性的随机数据。
图11A是示意性计时图，其示出在缺少ZPS电路的图9的各种实施方案900(未示出)中可能出现的一些问题。仍参照图11A，在第一和第三时间间隔T1A、T3A期间，当接收到具有高斯噪声特性的随机数据时，在没有ZPS电路204的情况下，rx_clk连续运行，导致所接收的随机数据的连续周期性采样。作为响应，CDR电路100产生对应的随机rx_数据序列，其被提供给SerDes电路906。由于随机数据的高斯特性，随机rx_数据序列可以包括比特序列在第一时间间隔期间，rx_数据部分210202包括前序序列10101010，在该示例中，其假设与预配置的前序列匹配、序列序列。接收rx_数据信号的SerDes电路906检测前序匹配。处理器919对检测前序匹配发出清除中断信号210204-1，导致其停止对前序匹配并启动等待接收包括同步信号的rx_数据序列。然而，由于所检测的前序序列是随机数据的结果，并且不响应实际信息分组的到达，所以没有同步信号到达。在等待时段之后，SerDes电路906恢复其对前序匹配的搜索。不幸的是，如果在SerDes电路906等待同步信号到达时实际的信息分组到达，则下一个到达的分组将被丢失。
仍参照图11A，在第二时间间隔T1A期间，在接收包数据时，rx-clk信号连续运行,并且收到真实的前序信号序列210206。SerDes电路906检测前序序列的发生并发出清除中断210204-2。这次，接收到适当的同步序列，因为前序序列是在实际分组有效载荷之前的实际信息分组的一部分，并且包数据210208的剩余部分被接收。在处理包数据908(例如)时可能涉及一个或多个附加的包处理块(未示出)。
现在参照图11B，依照一些实施方案示出第二包检测电路900的示意性计时图，其包括ZPS电路204。ZPS电路204在第一、第二和第三时间间隔期间能够运行。结果，每当两个接收的输入信号边沿发生时，CDR电路100被重启，其中时间间隔被小于规定的时间间隔的时间间隔分开。由于具有高斯噪声特性的接收随机数据的零穿越的通常高速率，ZPS电路204以高速率重启CDR电路100。结果，CDR电路100产生随机rx-clk脉冲的稀疏序列。由于在同时发生rxclk脉冲时对rx-数据进行采样，所以产生随机rx-数据的对应稀疏序列。因此，在接收到随机数据时的第一和第三时间间隔期间，在启用ZPS电路204的情况下，CDR电路100产生随机rx-clk脉冲的稀疏序列和随机rx-数据值的对应稀疏序列。具体地，例如，在第一时间间隔期间，第一随机rxclk脉冲1210-1对应于第一随机rx-数据值1212-1(二进制值＝1)。第二随机rx-clk脉冲1210-2对应于第二随机rx-数据值1212-2(二进制值＝0)。并且第三随机rx-clk脉冲1210-3对应于第三随机rx-数据值1212-3(二进制值＝1)。随机rx-clk信号通常在时间上间隔开相对于在接收实际信息分组期间的正常时钟速率rx-clk信号脉冲的时间间隔。应当理解，在随机数据发生期间随机rx-clk信号脉冲的较大时间间隔分开导致α前序匹配配对的出现率较低，因为随机rx-clk脉冲的数量减少导致SerDes电路906检测减少数目的随机rx_数据信号样本，其可能有助于可能的伪前序列。
仍参照图11B，在接收实际信息包时，rx_clk信号序列、和在第二时间间隔T2A期间发生的rx_数据序列、和清除脉冲与在图11A的第二时间间隔期间发生的那些相同，因此，这些信号将不在这里进一步解释。从上面的描述中将容易理解图11A-11B中的第三时间间隔T3A中的信号模式，这里不再进一步解释。
根据本发明的实施例的前述描述和附图仅仅是本发明的原理的说明。因此，应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，本领域技术人员可以对实施例进行各种修改。

Claims (15)

1.用于在提供时钟和数据恢复的系统的通信接收器中降低包数据误检的设备，所述设备包括：
信号检测构件，包括计数器构件，被构造以确定连续检测的边缘信号之间的计数器到达的计数，以提供指示是否连续检测的边缘信号被至少规定的时间间隔彼此分离；
时钟电路，产生时钟信号脉冲对应于提供指示连续检测的边缘信号，所述边缘信号彼此分离至少规定的时间间隔；
相匹配电路，被构造以使产生的时钟信号脉冲对齐检测的边缘信号；以及
图案匹配构件，被构造以匹配和产生的时钟信号脉冲对齐的检测的边缘信号的序列，以检测数据包。
2.权利要求1所述的设备，还包括:
打断构件，以提供相应于伪的清除中断，从而在图案匹配电路检测包前序之后接收同步信号；喝
串行器/解串器(SerDes)构件，操作性地耦合在所述时钟构件和所述打断构件之间。
3.权利要求1所述的设备，其中所述信号检测构件提供重启信号，具有第一值以指示发生连续检测的边缘信号，所述边缘信号被少于规定的时间间隔彼此分离；和
其中所述信号检测构件提供重启信号，具有第二值以指示发生连续检测的边缘信号，所述边缘信号被至少规定的时间间隔彼此分离。
4.权利要求1所述的设备，
其中所述信号检测构件还包括记录器以保持达到两个连续检测的边缘信号之间的计数值。
5.权利要求1或4所述的设备，
其中所述信号检测构件还包括比较器，被构造以比较达到两个连续检测的边缘信号之间的计数值和至少一个阈值，并且至少部分基于比较来提供指示。
6.权利要求5所述的设备，
其中所述比较器被构造以比较达到两个连续检测的边缘信号之间的计数值和至少一个阈值，至少部分基于乘数值(M)和抵消值中的一个或组合来确定，从而至少部分基于比较来提供指示。
7.权利要求5所述的设备，
其中所述比较器包括窗口比较器，被构造以比较达到两个连续检测的边缘信号之间的计数值与计数范围，所述计数范围至少部分基于乘数值(M)减去抵消值(M-抵消)和乘数值(M)加上抵消值(M+抵消)的组合确定，从而至少部分基于比较来提供指示。
8.权利要求1所述的设备，
其中所述图案匹配构件包括记录器，被构造以保持检测的边缘信号的序列，和比较器，被构造以比较检测的边缘信号的序列和规定的包前序序列。
9.权利要求1所述的设备，
其中所述时钟构件包括循环计数器，被构造以产生对应于达到规定的计数的循环计数器的时钟信号脉冲。
10.权利要求1所述的设备，其中所述相匹配构件包括：
锁相环路过滤器(PLL)，耦合以接收相信号并产生PLL信号；和
相检测器，耦合以接收所述边缘检测信号、所述时钟信号脉冲和所述PLL信号，并产生所述相信号。
11.权利要求1所述的设备，
其中所述相匹配构件包括：
锁相环路(PLL)过滤器，耦合以接收相信号并产生PLL信号；
相检测器，耦合以接收所述边缘检测信号、所述时钟信号脉冲和所述PLL信号，并且产生所述相信号；以及
数据速率校正和分数速率支持构件，耦合以接收所述相信号和所述时钟信号脉冲，并产生分数数据速率校正信号。
12.权利要求1所述的设备，还包括：
边缘检测器，被构造以检测所述边缘信号。
13.一种在提供时钟和数据恢复的系统的通信接收器中检测数据包和降低包数据误检的方法，
该方法包括：
确定是否连续检测的边缘信号被至少规定的时间间隔彼此分离；
产生对应于确定连续检测的边缘信号均被至少规定的时间间隔分离之前连续边缘信号的时钟信号脉冲；
相匹配所述产生的时钟信号脉冲和所述检测的边缘信号；以及
匹配对齐产生的时钟信号脉冲的检测的边缘信号的序列，以检测所述数据包。
14.权利要求13所述的方法，还包括提供对应于伪的清除中断，以在图案匹配检测包前序后接收同步信号。
15.权利要求13所述的方法，还包括：其中确定包括比较计数器达到在两个连续检测的边缘信号之间的计数值和至少一个阈值。
CN201710084817.5A 2016-02-17 2017-02-17 在通信接收器中降低伪前序检测的系统和方法 Active CN107094071B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/045,826 2016-02-17
US15/045,826 US9673962B1 (en) 2016-02-17 2016-02-17 System and method for reducing false preamble detection in a communication receiver

Publications (2)

Publication Number Publication Date
CN107094071A true CN107094071A (zh) 2017-08-25
CN107094071B CN107094071B (zh) 2020-11-10

Family

ID=58054034

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710084817.5A Active CN107094071B (zh) 2016-02-17 2017-02-17 在通信接收器中降低伪前序检测的系统和方法

Country Status (3)

Country Link
US (2) US9673962B1 (zh)
EP (1) EP3208966B1 (zh)
CN (1) CN107094071B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673962B1 (en) 2016-02-17 2017-06-06 Analog Devices Global System and method for reducing false preamble detection in a communication receiver
CN109309637B (zh) 2018-10-08 2021-06-04 惠科股份有限公司 传输信号的数据存储方法、装置及存储介质
CN109194459B (zh) * 2018-10-08 2020-11-06 惠科股份有限公司 传输信号的数据提取方法、装置及存储介质
FR3108008B1 (fr) * 2020-03-09 2022-02-11 St Microelectronics Rousset Procédé et dispositif de détection de la présence éventuelle d’au moins un motif numérique au sein d’un signal

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102088327A (zh) * 2009-12-07 2011-06-08 华为技术有限公司 时钟数据恢复电路、光接收机和无源光网络设备
CN104935332A (zh) * 2014-03-18 2015-09-23 亚德诺半导体集团 时钟和数据恢复的系统和方法
CN105284068A (zh) * 2013-06-05 2016-01-27 索尼公司 用于传输有效载荷数据和紧急信息的传输器和传输方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4189622A (en) * 1975-10-17 1980-02-19 Ncr Corporation Data communication system and bit-timing circuit
US4280099A (en) * 1979-11-09 1981-07-21 Sperry Corporation Digital timing recovery system
US5170396A (en) * 1990-06-14 1992-12-08 Introtek International, L.P. Data valid detector circuit for manchester encoded data
US5491713A (en) * 1993-04-28 1996-02-13 Hughes Aircraft Company Minimized oversampling Manchester decoder
US5473612A (en) 1994-11-28 1995-12-05 Motorola, Inc. Method and apparatus for minimizing false detection of packet data in a communication receiver
US5577056A (en) 1995-02-24 1996-11-19 Hughes Aircraft Co. Method and apparatus for adjusting the postamble false detection probability threshold for a burst transmission
US5757922A (en) 1995-12-08 1998-05-26 Nippon Telegraph & Telephone Corp. Method and system for packet scrambling communication with reduced processing overhead
US5867533A (en) * 1996-08-14 1999-02-02 International Business Machines Corporation Digital delta mode carrier sense for a wireless LAN
US6141373A (en) 1996-11-15 2000-10-31 Omnipoint Corporation Preamble code structure and detection method and apparatus
JP2001197052A (ja) * 2000-01-13 2001-07-19 Nec Corp フレーム同期検出回路
US6901127B1 (en) * 2000-04-26 2005-05-31 Sigmatel, Inc. Method and apparatus for data recovery
EP1217781B1 (en) 2000-12-20 2005-04-27 Agilent Technologies, Inc. (a Delaware corporation) Detecting preambles of data packets
US7151759B1 (en) 2001-03-19 2006-12-19 Cisco Systems Wireless Networking (Australia) Pty Limited Automatic gain control and low power start-of-packet detection for a wireless LAN receiver
US6901116B1 (en) 2001-04-02 2005-05-31 Cisco Technology, Inc. Method and system for reducing false detections of access signals
US7103116B2 (en) 2001-09-24 2006-09-05 Atheros Communications, Inc. Detection of a false detection of a communication packet
US7003064B2 (en) * 2002-01-07 2006-02-21 International Business Machines Corporation Method and apparatus for periodic phase alignment
US6529148B1 (en) * 2002-03-11 2003-03-04 Intel Corporation Apparatus and method for acquisition of an incoming data stream
US7369485B2 (en) 2002-08-19 2008-05-06 Conexant, Inc. Wireless receiver for sorting packets
US7412235B2 (en) * 2003-09-05 2008-08-12 Itron, Inc. System and method for fast detection of specific on-air data rate
TW200529605A (en) * 2004-02-20 2005-09-01 Airgo Networks Inc Adaptive packet detection for detecting packets in a wireless medium
EP1737174B1 (en) * 2004-04-16 2015-05-27 Thine Electronics, Inc. Transmitter circuit, receiver circuit, data transmitting method and system
US7370247B2 (en) * 2005-09-28 2008-05-06 Intel Corporation Dynamic offset compensation based on false transitions
US7636404B2 (en) 2005-11-21 2009-12-22 Intel Corporation Packet detection in the presence of platform noise in a wireless network
US8149965B2 (en) 2008-09-16 2012-04-03 Redpine Signals, Inc. Level sensitive packet detector
US8605912B2 (en) * 2010-04-23 2013-12-10 Conexant Systems, Inc. Biphase mark code decoder and method of operation
US9564920B2 (en) 2012-02-23 2017-02-07 Qualcomm Incorporated Method and apparatus for mitigation of false packet decodes due to early decoding
US9246669B2 (en) 2014-05-22 2016-01-26 Analog Devices Global Apparatus and method for modular signal acquisition and detection
US9288019B2 (en) * 2014-07-03 2016-03-15 Intel Corporation Apparatuses, methods, and systems for jitter equalization and phase error detection
US9673962B1 (en) 2016-02-17 2017-06-06 Analog Devices Global System and method for reducing false preamble detection in a communication receiver

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102088327A (zh) * 2009-12-07 2011-06-08 华为技术有限公司 时钟数据恢复电路、光接收机和无源光网络设备
CN105284068A (zh) * 2013-06-05 2016-01-27 索尼公司 用于传输有效载荷数据和紧急信息的传输器和传输方法
CN104935332A (zh) * 2014-03-18 2015-09-23 亚德诺半导体集团 时钟和数据恢复的系统和方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ANALOG DEVICE INC: "ANALOG DEVICE:"ADF7021-V High performance narrow-band transceiver IC"", 《ANALOG DEVICE》 *

Also Published As

Publication number Publication date
US10129011B2 (en) 2018-11-13
EP3208966B1 (en) 2020-02-12
EP3208966A1 (en) 2017-08-23
CN107094071B (zh) 2020-11-10
US20170264422A1 (en) 2017-09-14
US9673962B1 (en) 2017-06-06

Similar Documents

Publication Publication Date Title
CN107094071A (zh) 在通信接收器中降低伪前序检测的系统和方法
US8929500B2 (en) Clock data recovery with out-of-lock detection
CN104935332B (zh) 时钟和数据恢复的系统和方法
CN105099442B (zh) 模块化信号采集与检测的装置和方法
CN104092527B (zh) 一种结合差分的gmsk相干解调流处理同步方法
US5717728A (en) Data/clock recovery circuit
KR100998773B1 (ko) 역직렬화 타이밍 신호들을 생성하기 위한 시스템 및 방법
US9091711B1 (en) Wide-range fast-lock frequency acquisition for clock and data recovery
CN106707307B (zh) 一种卫星导航半周跳变检测方法及装置
US7317777B2 (en) Digital adaptive control loop for data deserialization
CN106059975B (zh) 一种新的抑制载波同步的方法及costas环
CN107528805A (zh) 一种适用于信号分析仪的psk信号同步方法及装置
US10236897B1 (en) Loss of lock detector
US7936853B2 (en) False frequency lock detector
CN106597495B (zh) 一种基于悲观计数器的卫星导航环路参数限幅器设置装置
US7961832B2 (en) All-digital symbol clock recovery loop for synchronous coherent receiver systems
CN103812505B (zh) 位同步锁定检测器
US20090045848A1 (en) Phase-frequency detector with high jitter tolerance
CN106603449A (zh) 一种基于gad定时检测位的时钟同步fpga结构和方法
US6072344A (en) Phase-locked loop (PLL) circuit containing a phase detector for achieving byte alignment
EP0311974B1 (en) Timing recovery system using bipolar-pattern center estimator
US5148450A (en) Digital phase-locked loop
CN107968704A (zh) 相位差推定装置以及具有该相位差推定装置的通信设备
CN205622654U (zh) 一种基于gad定时检测位的时钟同步结构
CN116384299A (zh) 一种时钟数据恢复的方法、系统、设备和存储介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Bermuda (UK), Hamilton

Patentee after: Analog Devices Global Unlimited Co.

Address before: Bermuda (UK), Hamilton

Patentee before: ANALOG DEVICES GLOBAL

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20220113

Address after: Limerick

Patentee after: ANALOG DEVICES INTERNATIONAL UNLIMITED Co.

Address before: Bermuda (UK), Hamilton

Patentee before: Analog Devices Global Unlimited Co.

TR01 Transfer of patent right