DE3633769A1 - Digitaler korrelator - Google Patents

Description

Die Erfindung bezieht sich auf einen digitalen Korrelator zur Ermittlung der Totzeit zwischen zwei gegeneinander zeitversetzten zufälligen Signalen, mit einer Analogsignal-Verarbeitungsanordnung, die durch Binarisierung und periodische Abtastung der zufälligen Signale und ihrer Ableitungen Binärsignale erzeugt, von denen jedes die Polarität eines der zufälligen Signale oder der Ableitung eines zufälligen Signals in den Abtastzeitpunkten darstellt, und mit einer digitalen Signalverarbeitungseinheit, die wenigstens eine Verzögerungsschaltung enthält, die einem der Binärsignale eine Verzögerung um ein einstellbares Vielfaches der Abtastperiode erteilt, sowie wenigstens eine Korrelationseinheit, die unverzögerte und verzögerte Binärsignale empfängt und diese zur Gewinnung von Schätzwerten von Korrelationskoeffizienten verarbeitet, und eine Rechen- und Steuereinheit, die die Ausgangssignale der bzw. jeder Korrelationseinheit empfängt und die Verzögerungszeit in der Verzögerungsschaltung so regelt, daß sie gleich der Totzeit gehalten wird.

Korrelatoren dieser Art werden maximumsuchende Korrelatoren oder auch closed-loop- oder tracking-Korrelatoren genannt, da sie die einstellbare Verzögerungszeit ständig der zu messenden Totzeit nachregeln. Sie unterscheiden sich somit von den Korrelatoren, die die ganze Korrelationsfunktion in einem vorgegebenen Bereich der Verzögerungszeit berechnen und dann die Stelle des Korrelationsmaximums ermitteln, die der gesuchten Totzeit entspricht.

Bei den bekannten Korrelatoren sind die Verzögerungsschaltungen gewöhnlich durch Schieberegister gebildet. Zur Einstellung der Verzögerungszeit kann dann entweder die Schieberegister-Taktfrequenz oder die Schieberegisterlänge bei konstanter Taktfrequenz geändert werden.

Beide Möglichkeiten haben Vor- und Nachteile. Im ersten Fall ist für die stufenlos verstellbare Taktfrequenz ein Spannungs-Frequenz-Wandler erforderlich, der bei gewünschter linearer Kennlinie relativ teuer ist. Ferner muß bei der Regelkreisbeschreibung die implizite Totzeit des Schieberegisters mitberücksichtigt werden. Es ist nicht möglich, die eingestellte Verzögerungszeit sprunghaft zu verstellen, da es bei einer sprunghaft geänderten Taktfrequenz des Schieberegisters noch eine von der Schieberegisterlänge abhängige Zeit dauert, bis die mit der alten Taktfrequenz abgetasteten Werte aus dem Schieberegister herausgeschoben sind. Ein wesentlicher Vorteil dieser Möglichkeit besteht jedoch darin, daß bei Transportprozessen, wo Eingangssignalbreite und Totzeit miteinander gekoppelt sind, über die Taktfrequenz des Schieberegisters eine einfache Anpassung des gesamten Systems an die Eingangssignalbreite erfolgt.

Der Vorteil der Veränderung der Schieberegisterlänge liegt darin, daß der Spannungs-Frequenz-Wandler entfällt und die eingestellte Verzögerungszeit sprunghaft geändert werden kann. Die zweite Möglichkeit bietet sich also insbesondere für eine diskrete Realisierung des Regelkreises an. Nach der Neueinstellung der Verzögerungszeit durch Veränderung der Schieberegisterlänge steht das mit dieser neuen Verzögerungszeit verzögerte Ausgangssignal sofort zur Verfügung. Nachteile dieser zweiten Möglichkeit sind jedoch, da allein die Schieberegisterlänge als Maß für die Totzeit verwendet wird, die begrenzte Auflösung der Totzeit und die erforderliche Anpassung des Systems an die Eingangssignale bei Totzeitänderung.

Aufgabe der Erfindung ist die Schaffung eines digitalen Korrelators der eingangs angegebenen Art, dessen Verzögerungsschaltung bei sehr einfachem Aufbau sowohl eine Änderung der Schieberegisterlänge in einem sehr großen Bereich als auch eine Änderung der Abtastfrequenz in einem weiten Frequenzbereich ermöglicht.

Nach der Erfindung wird diese Aufgabe dadurch gelöst, daß jede Verzögerungsschaltung durch einen Schreib-Lese-Speicher gebildet ist, in dessen Speicherzellen die aufeinanderfolgenden Bits des zu verzögernden Binärsignals im Abtasttakt unter aufeinanderfolgenden Einschreib-Speicheradressen eingeschrieben und aus dessen Speicherzellen die gespeicherten Bits im Abtasttakt unter aufeinanderfolgenden, von den Einschreib-Speicheradressen um eine einstellbare Adressendifferenz verschiedenen Lese-Speicheradressen ausgelesen werden.

Die Besonderheit des erfindungsgemäßen digitalen Korrelators ist der Ersatz der Schieberegister durch einen Schreib-Lese-Speicher, der beispielsweise durch ein 65 536-Bit-RAM realisiert sein kann. Entgegen der Arbeitsweise eines normalen digitalen Schieberegisters, bei dem immer dieselbe Speicherzelle mit den Bits des Binärsignals beschrieben wird und die Bits bei jedem Abtasttakt weitergereicht werden, bleibt hier der Inhalt einer gerade beschriebenen Speicherzelle erhalten. Bei dem folgenden Abtasttakt wird die benachbarte Speicherzelle beschrieben. In jeder Abtasttaktzeit erfolgt im Anschluß an den Schreibvorgang auch ein Lesevorgang, jedoch in einer Speicherzelle, deren Speicheradresse sich um die einstellbare Adreßdifferenz von der Speicheradresse der in der gleichen Abtasttaktzeit beschriebenen Speicherzelle unterscheidet. Die eingestellte Verzögerungszeit ergibt sich aus der Adressendifferenz zwischen Einschreib-Speicheradresse und Lese-Speicheradresse, multipliziert mit der Abtastperiodendauer. Der zwischen den beiden Speicheradressen liegende Abschnitt des Schreib-Lese-Speichers übernimmt die Funktion des Schieberegisters. Durch Änderung der Adreßdifferenz läßt sich die scheinbare Schieberegisterlänge über den ganzen Bereich des Schreib-Lese-Speichers, bei dem zuvor angegebenen Zahlenbeispiel also von 0 bis 65 536 Speicherzellen ändern. Außerdem ist ohne weiteres eine Änderung der Abtastfrequenz und damit des Taktes der Schreib- und Lesezyklen im Schreib-Lese-Speicher möglich. Der digitale Korrelator kann dadurch für die Korrelation von Eingangssignalen verwendet werden, deren Frequenzen und Totzeiten sich in einem weiten Bereich ändern.

Eine weitere vorteilhafte Ausgestaltung des digitalen Korrelators nach der Erfindung besteht darin, daß die bzw. jede Korrelationseinheit eine Ansteuerlogik und eine Zählanordnung enthält, daß die Ansteuerlogik ein verzögertes Binärsignal, ein unverzögertes Binärsignal und ein der Ableitung des unverzögerten Binärsignals entsprechendes Ableitungs-Binärsignal empfängt und die Zählanordnung in Abhängigkeit von einer durch Bildung des Produktes aus dem Ableitungs-Binärsignal und der Differenz der beiden anderen Signale berechneten Größe steuert, wobei den beiden Signalwerten jedes Binärsignals ein positiver Zahlenwert und ein negativer Zahlenwert zugeordnet sind und demzufolge die berechnete Größe nur drei Zahlenwerte annehmen kann, von denen ein Zahlenwert positiv, der andere Zahlenwert negativ und der dritte Zahlenwert 0 ist, daß die Steuerung der Zählanordnung durch die Ansteuerlogik derart erfolgt, daß sie in einem vorgegebenen, einem Vielfachen der Abtastperiode entsprechenden Mittelungs-Zeitintervall zwei Zählerstände bildet, die von der Anzahl der Abtastperioden abhängen, in dem die berechnete Größe den positiven bzw. den negativen Zahlenwert hat, und daß die nach Beendigung des Mittelungs-Zeitintervalls erreichten Zählerstände der Rechen- und Steuerschaltung zugeführt werden, die daraus Schätzwerte von Korrelationskoeffizienten und deren Ableitungen berechnet.

Diese Ausbildung der Korrelationseinheit ermöglicht auf sehr einfache Weise und in verhältnismäßig kurzen Mittelungs-Zeitintervallen die unmittelbare Gewinnung von Schätzwerten von Korrelationskoeffizienten, die es ermöglichen, die einstellbare Verzögerungszeit der gesuchten Totzeit nachzuregeln. Insbesondere läßt sich aus den Zählerständen der Zählanordnung unmittelbar ein Schätzwert der Ableitung der Kreuzkorrelationsfunktion gewinnen, die bekanntlich bei einem maximumsuchenden Korrelator für die Nachregelung in erster Linie erforderlich ist, da sie bei der Totzeit einen Nulldurchgang aufweist und daher die Richtung einer Regelabweichung erkennen läßt. Aus den gleichen Zählerständen kann aber auch ein Schätzwert der Kreuzkorrelationsfunktion selbst gewonnen werden, die für die Überwachung der Regelschleife vorteilhaft ist.

Eine besonders vorteilhafte Weiterbildung dieser Ausgestaltung besteht darin, daß die Verzögerungsschaltungen und die Korrelationseinheiten doppelt vorhanden sind, wobei an die beiden Korrelationseinheiten unterschiedliche Binärsignale angelegt werden. Aus den Zählerständen der zweiten Korrelationseinheit können dann zusätzliche Schätzwerte gewonnen werden, die Aufschlüsse über die Eigenschaften des untersuchten Prozesses liefern oder weitere Verbesserungen der Messungen ermöglichen.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen des erfindungsgemäßen digitalen Korrelators sind in den Unteransprüchen gekennzeichnet.

Ein Ausführungsbeispiel der Erfindung wird anhand der Zeichnung beschrieben. In der Zeichnung zeigt:

Fig. 1 Diagramme zur Erläuterung der Totzeitmessung durch Korrelation;

Fig. 2 ein Blockschaltbild des digitalen Korrelators nach der Erfindung,

Fig. 3 ein Prinzipschema zur Erläuterung der Funktionsweise einer Verzögerungsschaltung in dem digitalen Korrelator von Fig. 2,

Fig. 4 das Blockschaltbild einer Ausführungsform der Verzögerungsschaltung,

Fig. 5 das Blockschaltbild einer Korrelationseinheit in dem digitalen Korrelator von Fig. 2 und

Fig. 6 Diagramme der in der Korrelationseinheit von Fig. 5 erhaltenen Zählerstände.

Das Diagramm A von Fig. 1 zeigt ein zufälliges Analogsignal x(t), und das Diagramm B zeigt ein zufälliges Analogsignal y(t), das gewisse Ähnlichkeiten mit dem Analogsignal x(t) aufweist, das aber um eine Zeit T₀ gegen das Analogsignal x(t) versetzt ist. In verschiedenen Bereichen der Meßtechnik besteht die Aufgabe, die Verzögerungszeit T₀ zwischen zwei derart gegeneinander versetzten ähnlichen Zufallssignalen zu bestimmen. Beispielsweise können die beiden Signale x(t) und y(t) von zwei Sensoren stammen, die im Abstand voneinander an der Bewegungsbahn eines bewegten Mediums angeordnet sind und auf zufällige Unstetigkeiten einer physikalischen Größe des Mediums ansprechen. In diesem Fall entspricht die Zeit T₀ der Laufzeit des Mediums von dem ersten zum zweiten Sensor, und die Ähnlichkeit der Signale stammt daher, daß die gleichen Unstetigkeiten zunächst das Signal x(t) im ersten Sensor und nach der Laufzeit T₀ das Signal y(t) im zweiten Sensor erzeugen. Die beiden Signale x(t) und y(t) können aber auch durch Wellen verursacht werden, die von der gleichen Quelle stammen, aber auf verschieden langen Wegen zu zwei Sensoren gelangen. In diesem Fall ist die Zeit T₀ gleich dem Laufzeitunterschied der Wellen. Zur Vereinfachung soll die Zeit T₀ unabhängig von ihrer Ursache, gemäß einer üblichen Bezeichnungsweise in der folgenden Beschreibung "Totzeit" genannt werden.

Eine bekannte Maßnahme zur Messung der Totzeit T₀ besteht darin, daß das Maximum der Kreuzkorrelationsfunktion zwischen den beiden Signalen x(t) und y(t) bestimmt wird. Die Kreuzkorrelationsfunktion ist bekanntlich durch die folgende Formel gegeben:

Diese Formel bedeutet, daß die Werte des Signals y(t) in einem Zeitabschnitt der Dauer T mit den um eine Verzögerungszeit τ verzögerten Werten des Signals x(t) multipliziert werden und durch Integration über die Zeit T der Mittelwert der Produkte gebildet wird. Man erhält als Ergebnis einen Stützwert der Kreuzkorrelationsfunktion für die angewendete Verzögerungszeit τ. Wenn der gleiche Rechengang für verschiedene Werte von τ wiederholt wird und die erhaltenen Stützwerte als Funktion von t aufgetragen werden, erhält man die im Diagramm C von Fig. 1 dargestellte Kreuzkorrelationsfunktion R _xy ( τ ). Sie hat ein Maximum bei einer Verzögerungszeit τ _m , die gleich der Totzeit T₀ ist.

Das Diagramm D von Fig. 1 zeigt die Ableitung der Kreuzkorrelationsfunktion R _xy ( τ ) des Diagramms C. Sie wird dadurch erhalten, daß die um die verschiedenen Verzögerungszeiten τ verzögerten Werte des Signals x(t) nicht mit den Werten des Signals y(t), sondern mit den Werten der Ableitung (t) des Signals y(t) multipliziert werden. Die so erhaltene Ableitung der Kreuzkorrelationsfunktion wird deshalb mit R _x ( τ ) bezeichnet. Die Ableitung R _x ( t ) geht bei der Verzögerungszeit τ _m =T₀ durch Null. Sie hat zu beiden Seiten des Nulldurchgangs verschiedene Vorzeichen, wodurch die Richtung einer Abweichung erkennbar ist. Die Ableitung R _x ( τ ) eignet sich deshalb besonders vorteilhaft für maximumsuchende Korrelatoren, die durch Regelung die Verzögerungszeit τ im Punkt τ _m =T₀ zu halten suchen.

Fig. 2 zeigt das Blockschaltbild eines digitalen Korrelators zur Bestimmung der Totzeit T₀ zwischen zwei Signalen x(t) und y(t) durch Auswertung der Kreuzkorrelationsfunktion und ihrer Ableitung. Der Korrelator von Fig. 2 weist die folgenden Besonderheiten auf:

• - Es werden nicht die vollständigen Analogsignale x(t) und y(t) korreliert, sondern Abtastwerte, die in gleichmäßigen Zeitabständen T _A aus den Analogsignalen gewonnen werden.
• - Die Abtastwerte sind binarisiert, d. h. in digitale Signale mit einem einzigen Bit umgesetzt. Jeder Abtastwert enthält daher keine Information über die Amplitude des Analogsignals im Abtastzeitpunkt, sondern zeigt nur an, ob das Analogsignal im Abtastzeitpunkt positiv oder negativ war. Es handelt sich also um reine Vorzeichen- oder Polaritätssignale. Ein zur Verarbeitung solcher Signale ausgebildeter Korrelator heißt daher auch Polaritätskorrelator.
• - Obwohl der Korrelator von Fig. 2 im Prinzip auch eine vollständige Kreuzkorrelationsfunktion berechnen und dann das Maximum der Kreuzkorrelationsfunktion zur Ermittlung der Totzeit T₀ bestimmen könnte, wird bei der Beschreibung des Ausführungsbeispiels davon ausgegangen, daß er die Verzögerungszeit τ so regelt, daß sie ständig auf dem der Totzeit T₀ entsprechenden Wert τ _m gehalten wird. Es handelt sich also um einen maximumsuchenden Korrelator oder 1-Punkt-Korrelator, der auch unter der Bezeichnung closed-loop-Korrelator oder tracking-Korrelator bekannt ist.

Der Korrelator von Fig. 2 besteht in der Hauptsache aus einer Analogsignal-Verarbeitungsschaltung 10 und aus einer digitalen Signalverarbeitungseinheit 20. Die Analogsignal-Verarbeitungsanordnung 10 dient dem Zweck, aus den beiden Analogsignalen x(t) und y(t) die die binarisierten Abtastwerte darstellenden Binärsignale zu erzeugen. Das Binärsignal x(t) wird einer Binarisierungs- und Abtastschaltung 11 zugeführt, an die außerdem ein den Abtasttakt bestimmendes periodisches Taktsignal S _A mit der Abtastperiode T _A und der Abtastfrequenz f _A angelegt ist. Die Binarisierungs- und Abtastschaltung 11 gibt am Ausgang ein Binärsignal sx ab, das den Signalwert 1 annimmt, wenn das Analogsignal x(t) im Abtastzeitpunkt positiv ist, während es den Signalwert 0 annimmt, wenn das Analogsignal x(t) im Abtastzeitpunkt negativ ist.

Das Analogsignal x(t) wird ferner einem Differenzierglied 12 zugeführt, das am Ausgang ein Analogsignal (t) abgibt, das der Ableitung des Analogsignals x (t) entspricht. An den Ausgang des Differenzierglieds 12 ist eine Binarisierungs- und Abtastschaltung 13 angeschlossen, die in gleicher Weise wie die Binarisierungs- und Abtastschaltung 11 ausgebildet ist und ebenfalls das Taktsignal S _A empfängt. Die Binarisierungs- und Abtastschaltung 13 gibt somit am Ausgang ein Binärsignal s ab, das in jedem Abtastzeitpunkt den Signalwert 1 oder 0 annimmt, der dem Vorzeichen der Ableitung (t) entspricht.

In entsprechender Weise wird das Analogsignal y(t) einer Binarisierungs- und Abtastschaltung 14 und einem Differenzierglied 15 zugeführt. Die Binarisierungs- und Abtastschaltung 14 liefert am Ausgang ein Binärsignal sy, das in jedem Abtastzeitpunkt den Signalwert 1 oder 0 annimmt, der dem Vorzeichen des Signals y(t) entspricht. Das Differenzierglied 15 liefert am Ausgang das analoge Ableitungssignal (t), das einer Binarisierungs- und Abtastschaltung 16 zugeführt wird. Die Binarisierungs- und Abtastschaltung 16 liefert am Ausgang ein Binärsignal s, das in jedem Abtastzeitpunkt den Signalwert 1 oder 0 annimmt, der dem Vorzeichen des Ableitungssignals (t) entspricht.

Die von den Binarisierungs- und Abtastschaltungen 11, 13, 14 und 16 gelieferten Binärsignale sx, s, sy und s werden von der Analogsignal-Verarbeitungsschaltung 10 zur digitalen Signalverarbeitungseinheit 20 übertragen.

Die digitale Signalverarbeitungseinheit 20 enthält eine Betriebsart-Wählschaltung 21, die an einem ersten Eingang das Binärsignal sx unmittelbar empfängt. Das Binärsignal sx wird außerdem an ein Verzögerungsglied 22 angelegt, das am Ausgang ein Binärsignal sx₁ abgibt, das um eine Abtastperiode T _A gegen das Binärsignal sx verzögert ist. Der Ausgang des Verzögerungsglieds 22 ist mit einem zweiten Eingang der Betriebsart-Wählschaltung 21 verbunden.

Schließlich wird das Binärsignal x(t) einer Verzögerungsschaltung 23 zugeführt, die am Ausgang ein Binärsignal sx _τ abgibt, das gegenüber dem Eingangssignal x(t) um eine einstellbare Verzögerungszeit τ verzögert ist, die ein ganzzahliges Vielfaches K · T _A der Abtastperiode T _A ist. Die Verzögerungszeit τ=K · T _A wird durch eine Rechen- und Steuerschaltung 24 bestimmt, die über einen (durch eine Doppellinie dargestellten) Datenbus 25 zur Verzögerungsschaltung 23 ein Datenwort schickt, das die einzustellende Verzögerungszeit angibt. Der Aufbau und die Funktionsweise der Verzögerungsschaltung 23 werden später noch im einzelnen erläutert.

Das am Ausgang der Verzögerungsschaltung 23 abgegebene verzögerte Binärsignal sx wird einem dritten Eingang der Betriebsart-Wählschaltung 21 zugeführt. Außerdem ist an den Ausgang der Verzögerungsschaltung 23 ein Verzögerungsglied 26 angeschlossen, das am Ausgang ein Binärsignal sx _{τ +1 abgibt, das gegenüber dem Binärsignal sx τ um eine weitere Abtastperiode T A verzögert ist. Der Ausgang des Verzögerungsglieds 26 ist mit einem vierten Eingang der Betriebsart-Wählschaltung 21 verbunden. Ein fünfter Eingang der Betriebsart-Wählschaltung 21 empfängt das Binärsignal s unmittelbar von der Analogsignal-Verarbeitungsanordnung 10. Eine völlig gleichartige Schaltungsgruppe ist für die vom Analogsignal y(t) abgeleiteten Binärsignale vorgesehen. Das Binärsignal sy wird einem sechsten Eingang der Betriebsart-Wählschaltung 21 direkt zugeführt. Ein Verzögerungsglied 27 empfängt das Binärsignal sy und liefert zu einem siebten Eingang der Betriebsart-Wählschaltung 21 ein Binärsignal sy₁, das gegenüber dem Binärsignal sy um eine Abtastperiode T A verzögert ist. Eine Verzögerungsschaltung 28, die der Verzögerungsschaltung 23 völlig gleich ist, empfängt ebenfalls das Binärsignal sy und liefert zu einem achten Eingang der Betriebsart-Wählschaltung 21 ein Binärsignal sy τ , das gegenüber dem Binärsignal sy um die von der Rechen- und Steuerschaltung 24 bestimmte Verzögerungszeit τ=K · T A verzögert ist. Das verzögerte Binärsignal sy t wird durch ein Verzögerungsglied 29 um eine zusätzliche Abtastperiode T A verzögert, wodurch ein Binärsignal sy τ+1 erhalten wird, das einem neunten Eingang der Betriebsart-Wählschaltung 21 zugeführt wird. Schließlich empfängt ein zehnter Eingang der Betriebsart-Wählschaltung 21 unmittelbar das Binärsignal s. Die digitale Signalverarbeitungseinheit 20 enthält ferner zwei gleiche Korrelationseinheiten 30 und 31. Jede Korrelationseinheit hat drei Signaleingänge, die an drei zugeordnete Ausgänge der Betriebsart-Wählschaltung 21 angeschlossen sind. Jede Korrelationseinheit 30, 31 empfängt ferner über einen Datenbus 32 bzw. 33 von der Rechen- und Steuerschaltung Daten zur Steuerung ihres Betriebs. Außerdem ist an jede Korrelationseinheit 30 und 31 das Taktsignal S A angelegt. Der Ausgang jeder Korrelationseinheit 30, 31 ist jeweils über einen Datenbus 34 bzw. 35 mit einem zugeordneten Eingang der Steuer- und Auswerteschaltung 24 verbunden. Die Betriebsart-Wählschaltung 21 ist eine Schaltmatrix, die je nach der eingestellten Betriebsart bestimmte Binärsignale aus den an ihren zehn Eingängen anliegenden Binärsignalen auswählt und an ihren sechs Ausgängen zu den beiden Korrelationseinheiten 30 und 31 überträgt. Die Betriebsart wird durch Steuersignale bestimmt, die von der Steuer- und Auswerteschaltung 24 über eine Steuerleitung 36 zur Betriebsart-Wählschaltung 21 geliefert werden. Die drei Binärsignale, die der Korrelationseinheit 30 zugeführt werden, sind mit su₁, sv₁ und s₁ bezeichnet, und die drei der Korrelationseinheit 31 zugeführten Binärsignale sind mit su₂, sv₂ und s₂ bezeichnet. In der am Schluß der Beschreibung angefügten Tabelle I ist für fünf verschiedene Betriebsarten angegeben, welche Eingangs-Binärsignale als Binärsignale su₁, sv₁ s₁ an die Korrelationseinheit 30 und welche Eingangs-Binärsignale gleichzeitig als Binärsignale su₂, sv₂ und s₂ an die Korrelationseinheit 31 angelegt werden. Wie aus dieser Tabelle zu ersehen ist, ist in jeder dieser Betriebsarten das Binärsignal su ein verzögertes Binärsignal, das Binärsignal sv ein unverzögertes Binärsignal und das Binärsignal s das dem unverzögerten Binärsignal entsprechende Ableitungs-Binärsignal. Es können nach Bedarf weitere Betriebsarten vorgesehen werden. Die Rechen- und Steuerschaltung 24, die beispielsweise durch einen entsprechend programmierten Mikrocomputer gebildet sein kann, wertet die über die Datenbusse 34 und 35 zugeführten Ausgangssignale der Korrelationseinheiten 30 und 31 aus und stellt entsprechend dem Ergebnis dieser Auswertung über den Datenbus 25 die Verzögerungszeit τ=K · T A in den beiden Verzögerungsschaltungen 23 und 28 so ein, daß diese Verzögerungszeit dem Maximum der Kreuzkorrelationsfunktion entspricht. Die Verzögerungszeit τ ist dann gleich der zu messenden Totzeit T₀. Wenn sich die Totzeit T₀ ändert, wird die Verzögerungszeit τ ständig der Totzeit T₀ nachgeregelt. Der durch die eingestellte Verzögerungszeit τ=K · T A dargestellte Meßwert der Totzeit T₀ wird über einen Datenbus 37 einem Anzeige- und Auswertegerät 38 zugeführt, in welchem der Meßwert angezeigt und auf andere Weise, beispielsweise für Regelungszwecke, ausgewertet werden kann. Schließlich enthält die digitale Signalverarbeitungseinheit 20 noch einen Taktgeber 40, der die für den synchronisierten Betrieb der verschiedenen Schaltungen erforderlichen Taktsignale erzeugt. Insbesondere erzeugt der Taktgeber 40 das Abtast-Taktsignal S A mit der Abtastperiode T A und der Abtastfrequenz f A , das den Binarisierungs- und Abtastschaltungen 11, 13, 14 und 16 in der Analogsignal-Verarbeitungsanordnung 10 sowie den beiden Korrelationseinheiten 30 und 31 zugeführt wird. Das Abtast-Taktsignal S A synchronisiert auch den Betrieb der Rechen- und Steuerschaltung 24. Außerdem erzeugt der Taktgeber 40 Taktsignale S B , die den Betrieb der Verzögerungsschaltungen 23 und 28 steuern, wie noch erläutert wird. Zur Vereinfachung sind in dem Blockschaltbild die Leitungen, über die die Taktsignale übertragen werden, nicht dargestellt, sondern an den Takteingängen der verschiedenen Schaltungen ist angegeben, welches Taktsignal angelegt ist. Die Frequenz des vom Taktgeber 40 abgegebenen Abtast-Taktsignals S A ist in einem weiten Bereich einstellbar. Die Einstellung kann beispielsweise durch die Rechen- und Steuerschaltung 24 über eine Steuerleitung 41 erfolgen. Soweit erforderlich, paßt der Taktgeber 40 auch die Frequenz der Taktsignale S B an die Frequenz f A des Abtast-Taktsignals S A an. Eine Besonderheit der digitalen Signalverarbeitungseinheit 20 besteht in der Ausbildung der beiden Verzögerungsschaltungen 23 und 28. Jede Verzögerungsschaltung enthält einen Schreib-Lese-Speicher, in der Literatur auch als RAM ("Random Access Memory") bekannt. Die Signalverzögerung um die einstellbare Verzögerungsazeit τ=K · T A wird durch eine besondere zyklische Adressierung des Schreib-Lese-Speichers erhalten. Zum besseren Verständnis soll das Funktionsprinzip der Verzögerungsschaltung 23 anhand der stark vereinfachten Darstellung von Fig. 3 erläutert werden. Diese Erläuterung gilt natürlich in gleicher Weise auch für die Verzögerungsschaltung 28. Fig. 3 zeigt wieder die Verbindung, über die das Binärsignal sx direkt zur Betriebsart-Wählschaltung 21 übertragen wird und von der das gleiche Binärsignal sx auch dem Eingang der Verzögerungsschaltung 23 zugeführt wird. Ferner zeigt Fig. 3 die Verbindung vom Ausgang der Verzögerungsschaltung 23, über die das verzögerte Signal sx τ zur Betriebsart-Wählschaltung 21 übertragen wird, und die beiden Verzögerungsglieder 22 und 26, die dem Binärsignal sx bzw. dem Binärsignal sx τ jeweils eine Verzögerung um eine Abtastperiode T A erteilen. Wie dargestellt, kann jedes dieser Verzögerungsglieder durch ein D-Flipflop gebildet sein, das das zu verzögernde Binärsignal am D-Eingang und das Abtast-Taktsignal S A am Takteingang empfängt. Die Verzögerungsschaltung 23 enthält einen zyklisch adressierten Schreib-Lese-Speicher 50, dessen einzeln adressierbare Bit-Speicherzellen symbolisch in einem Kreis angeordnet sind, wobei zur Vereinfachung nur eine kleine Anzahl von Speicherzellen dargestellt ist. In Wirklichkeit kann der Schreib-Lese-Speicher beispielsweise eine Speicherkapazität von 2¹⁶=65 536 Bits (64 K Bits) haben. Ein Schreibzeiger 51 bezeichnet die Speicherzelle, in die jeweils ein Bit des Binärsignals sx in einer Abtasttaktzeit der Dauer T A eingeschrieben wird, und ein Lesezeiger 52 bezeichnet die Speicherzelle, aus der in der gleichen Abtast-Taktzeit ein gespeichertes Bit ausgelesen wird. Die Stellung des Schreibzeigers 51 wird durch den Zählerstand eines Adreßzählers 53 bestimmt, der durch das Abtast-Taktsignal S A zyklisch fortgeschaltet wird. Der Zählerstand des Adreßzählers 53 gibt die Adresse der Speicherzelle an, in die ein Bit eingeschrieben wird. Wenn die Zählkapazität des Adreßzählers 53 gleich der Anzahl der Speicherzellen ist (also 2¹⁶ bei dem angegebenen Beispiel), wird die Zyklizität durch den Überlauf des Adreßzählers erreicht. Andernfalls wird der Adreßzähler beim Erreichen der letzten Speicheradresse wieder in den Anfangszustand zurückgestellt. Der Schreibzeiger 51 wird also in jeder Abtast-Taktzeit um eine Speicherzelle verschoben, so daß die aufeinanderfolgenden Bits des Binärsignals sx der Reihe nach in Speicherzellen mit aufeinanderfolgenden Adressen eingeschrieben werden. In Fig. 3 ist angenommen, daß der Schreibzeiger 51 gegen den Uhrzeigersinn umläuft. Die Stellung des Lesezeigers 52 wird durch das Ausgangssignal einer Addierschaltung 54 bestimmt, die den Inhalt eines Adressendifferenz-Registers 55 zu dem Zählerstand des Adreßzählers 53 addiert. Wenn die im Adressendifferenz-Register 55 stehende Zahl den Wert K hat, bezeichnet das Ausgangssignal der Addierschaltung 54 die K-te Speicherzelle, die auf die durch den Schreibzeiger 51 bezeichnete Speicherzelle folgt. Das Lesen erfolgt also in einer Speicherzelle, die um K Abtast-Taktzeiten früher beschrieben worden ist. Somit weist das ausgelesene Bit gegenüber dem Zeitpunkt des Einschreibens eine Verzögerung um K · T A auf. Der Zahlenwert K wird von der Rechen- und Steuerschaltung 24 über den Datenbus 25 in das Adressendifferenz-Register 55 eingegeben. Solange wie diese Zahl K unverändert bleibt, läuft der Lesezeiger 52 in gleichbleibendem Abstand hinter dem Schreibzeiger 51 her. Wenn die Zahl K durch die Rechen- und Steuerschaltung 24 geändert wird, ändert sich der Abstand zwischen dem Schreibzeiger 51 und dem Lesezeiger 52 und dementsprechend die Verzögerungszeit K · T A , die das aus dem Schreib-Lese-Speicher 23 ausgelesene Binärsignal sx τ gegenüber dem Binärsignal sx aufweist. Wenn der Adreßzähler 53 ein Vorwärtszähler ist, der seinen Zählerstand bei jedem Taktimpuls des Abtast-Taktsignals S A um eine Einheit erhöht, muß der Inhalt des Adressendifferenz-Registers 55 in der Addierschaltung 54 zum Zählerstand des Adreßzählers 53 mit negativem Vorzeichen addiert werden, damit die Leseadresse um K niedriger als die Schreibadresse ist. Wenn dagegen der Adreßzähler 53 ein Rückwärtszähler ist, wird der Inhalt des Adressendifferenz-Registers 55 in der Addierschaltung 54 mit positivem Vorzeichen zu dem Zählerstand des Adreßzählers 53 addiert, so daß die Leseadresse um K höher als die Schreibadresse ist. Anhand von Fig. 3 lassen sich auch die Verhältnisse erklären, die bei einer Änderung der Abtastfrequenz f A auftreten. Am Lesezeiger 52 erscheinen erst dann die mit der neuen Abtastfrequenz eingeschriebenen Bits, wenn er die Speicheradresse erreicht, an der der Schreibzeiger 51 im Zeitpunkt der Frequenzänderung stand. Erreicht z. B. die Adressendifferenz in dem diskreten Regelkreis einen Wert, der größer als 65 536 ist, so erzwingt die Rechen- und Steuerschaltung eine Halbierung der Abtastfrequenz f A bei gleichzeitiger Halbierung der Adressendifferenz. Es dauert nun aber eine der halbierten Adressendifferenz entsprechende Anzahl von Taktperioden der neuen Abtastfrequenz, bis wieder der eingestellten Verzögerungszeit entsprechende korrekte Abtastwerte des Eingangssignals ausgelesen werden. Dies muß bei der Programmierung des Algorithmus zur Abschätzung der Totzeit berücksichtigt werden. Fig. 4 zeigt in sehr vereinfachter Form ein praktisches Ausführungsbeispiel der Verzögerungsschaltung 23, deren Prinzip anhand von Fig. 3 erläutert worden ist. Der Schreib-Lese-Speicher 50 ist ein 64-K-RAM mit 2¹⁶=65 536 Speicherzellen, von denen jede ein Bit speichern kann. Die Speicherzellen sind einzeln adressierbar, so daß jede Speicheradresse durch ein 16-Bit-Binärwort darstellbar ist. Die Speicherzellen können beispielsweise in 256 Zeilen und 256 Spalten angeordnet werden, so daß sich jede Speicheradresse aus einer Zeilenadresse von acht Bits und einer Spaltenadresse von acht Bits zusammensetzt, doch ist die Speicherorganisation für das Verständnis der Funktionsweise nicht wesentlich. Ein in den Taktsignalen S B enthaltenes Steuersignal, das an einen Schreib-Lese-Steuereingang R angelegt wird, bestimmt, ob an der durch die Adressensignale bestimmten Speicheradresse das am Dateneingang DI angelegte Bit des Binärsignals sx eingeschrieben wird, oder ob das an dieser Speicheradresse gespeicherte Bit ausgelesen und am Datenausgang DO als verzögertes Binärsignal sx τ ausgegeben wird. Der Adreßzähler 53 besteht aus einem 16-Bit-Rückwärtszähler, dessen Zählerstand durch das an seinen Zähleingang angelegte Abtast-Taktsignal S A in jeder Abtast-Taktzeit T A um eine Einheit verringert wird. Die Ausgänge der 16 Zählerstufen sind mit der ersten Eingangsgruppe der 16-Bit-Addierschaltung 54 verbunden. Diese Verbindungen werden durch ein an einen Steuereingang 53 a des Adreßzählers 53 angelegtes Steuersignal, das in den Taktsignalen S B enthalten ist, entweder gesperrt oder freigegeben. Das Adressendifferenz-Register 55 ist ein 16-Bit-Register, in das die Adressendifferenzzahl K von 16 Bits über den Datenbus 25 eingegeben wird. Die Ausgänge der 16 Registerstufen sind mit der zweiten Eingangsgruppe der 16-Bit-Addierschaltung 54 verbunden. Diese Verbindungen werden durch ein von einem Steuereingang 55 a des Adressendifferenz-Registers 55 angelegtes Steuersignal, das in den Taktsignalen S B enthalten ist, entweder gesperrt oder freigegeben. Die Ausgänge der Addierschaltung 54 sind mit den Adreßeingängen A 0, A 1 . . . A 15 des Schreib-Lese-Speichers 50 verbunden. Durch die an die verschiedenen Steuereingänge angelegten Steuersignale wird der Betrieb der Schaltung so gesteuert, daß in jeder Abtastperiode T A der folgende Arbeitszyklus abläuft: - Am Beginn der Abtastperiode wird der Zählerstand des 16-Bit-Zählers 53 durch einen Taktimpuls des Abtast-Taktsignals S A um eine Einheit verringert.- Nun folgt ein Schreibzyklus, der dadurch bestimmt ist, daß das Steuersignal am Eingang R des Schreib-Lese-Speichers 50 den das Schreiben bestimmenden Zustand annimmt. Das Steuersignal am Steuereingang 53a des 16-Bit-Zählers 53 löst die Übertragung der in den Zählerstufen stehenden binären Signalwerte zur Addierschaltung 54 aus. Dagegen wird die Übertragung der binären Signalwerte vom 16-Bit-Register 55 zur Addierschaltung 54 gesperrt; die entsprechenden Eingänge der Addierschaltung liegen auf dem Signalwert 0. Die Addierschaltung 54 legt daher an die Adreßeingänge A 0 . . . A 15 des Schreib-Lese-Speichers 50 die im Adreßzähler 53 stehende Adresse unverändert an. Das am Dateneingang DI des Schreib-Lese-Speichers 50 anliegende Bit des Binärsignals sx wird daher in die Speicherzelle eingeschrieben, die durch die im Adreßzähler 53 stehende Speicheradresse bestimmt ist.- Schließlich folgt ein Lesezyklus, der dadurch bestimmt ist, daß das Steuersignal am Eingang R des Schreib-Lese-Speichers 50 den das Lesen bestimmenden Zustand annimmt. Das Steuersignal am Steuereingang 53a des Adreßzählers 53 löst erneut die Übertragung der in den Zählerstufen stehenden Signalwerte zu den entsprechenden Eingängen der Addierschaltung 54 aus, doch bewirkt nun gleichzeitig auch das an den Steuereingang 55 a des Adressendifferenz-Registers 55 angelegte Steuersignal die Übertragung der in den Registerstufen stehenden Signalwerte zu den anderen Eingängen der Addierschaltung 54. Die Addierschaltung 54 legt daher an die Adreßeingänge A 0 . . . A 15 des Schreib-Lese-Speichers 50 eine Binärzahl an, die der Summe der beiden an ihre Eingänge angelegten Binärzahlen entspricht. Diese Binärzahl bestimmt die Adresse der Speicherzelle, aus der das gespeicherte Bit ausgelesen wird, das am Datenausgang DO des Schreib-Lese-Speichers 50 ausgegeben wird.Dieser Arbeitszyklus wird in jeder Abtastperiode wiederholt. Er kann natürlich in einer jedem Fachmann bekannten Weise je nach Art des verwendeten Schreib-Lese-Speichers modifiziert werden. So ist es bekannt, zur Einsparung von Anschlußstiften nur acht Adreßeingänge vorzusehen, so daß die Speicheradressen in zwei Gruppen von je acht Bits im Zeitmultiplex nacheinander angelegt werden müssen. Wenn der Schreib-Lese-Speicher ein dynamischer Speicher ist, müssen ferner gegebenenfalls Auffrischungszyklen eingeführt werden, damit der Speicherinhalt nicht verlorengeht. Fig. 5 zeigt das Blockschaltbild der Korrelationseinheit 30. Die beiden Korrelationseinheiten 30 und 31 haben den gleichen Aufbau und die gleiche Funktionsweise; die folgende Beschreibung gilt daher in gleicher Weise auch für die Korrelationseinheit 31. Die Korrelationseinheit 30 enthält eine Ansteuerlogik 60, zwei Korrelationszähler 61, 62 und einen Mittelungszähler 63. Die Ansteuerlogik 60 hat drei Signaleingänge 60 a, 60 b, 60 c, an welche die von der Betriebsart-Wählschaltung 21 ausgewählten Binärsignale su₁, sv₁ und s₁ angelegt werden. Ein erster Ausgang 60 d der Ansteuerlogik 60 ist mit dem Freigabeeingang 61 a des Korrelationszählers 61 verbunden, an dessen Zähleingang 61 das Abtast-Taktsignal S A angelegt ist. Ein zweiter Ausgang 60 e der Ansteuerlogik 60 ist mit dem Freigabeeingang 62 a des Korrelationszählers 62 verbunden, an dessen Zähleingang ebenfalls das Abtast-Taktsignal S A angelegt ist. Der Mittelungszähler 63 hat einen Voreinstell-Eingang 63 a, an dem über den Datenbus 32 ein vorbestimmter Zählerstand einstellbar ist. Sein Zähleingang 63 b empfängt das Abtast-Taktsignal S A . Ein Ausgang 63 c des Mittelungszählers 63 ist mit einem Steuereingang 60 f der Ansteuerlogik 60 verbunden. Die Funktion der Ansteuerlogik 60 beruht auf der Berechnung einer Größe ε aus den binären Eingangssignalen su₁, sv₁ und s₁ nach der folgenden Formel: ε = (su₁-sv₁) · s₁ (2) Dabei werden den beiden Signalwerten jedes Binärsignals nicht die Zahlenwerte 1 und 0, sondern die Zahlenwerte +1 und -1 zugeordnet. Die Größe ε kann dann nur drei mögliche Werte +2, 0 und -2 annehmen, wie die am Schluß der Beschreibung angefügte Tabelle II zeigt. Die Ansteuerlogik 60 gibt am Ausgang 60 d ein Binärsignal A ab, das nur dann den Signalwert 1 hat, wenn die Größe ε den Wert +2 hat, während es sonst den Signalwert 0 hat. Am Ausgang 60 e gibt die Ansteuerlogik 60 ein Binärsignal B ab, das nur dann den Signalwert 1 hat, wenn die Funktion ε den Wert -2 hat, während es sonst den Signalwert 0 hat. Die beiden Binärsignale A und B können in der Ansteuerlogik 60 unmittelbar durch digitale Verknüpfung der binären Signale su₁, sv₁ und s₁ nach einer Wahrheitstabelle gebildet werden, die am Schluß der Beschreibung als Tabelle III angefügt ist. Jeder Fachmann kann aufgrund seines Fachwissens ohne weiteres eine digitale Verknüpfungsschaltung angeben, die diese Wahrheitstabelle erfüllt. Das Signal A gibt die Zählung der Taktimpulse des Abtast-Taktsignals S A im Korrelationszähler 61 nur dann frei, wenn es den Signalwert 1 hat. In entsprechender Weise gibt das Signal B die Zählung der Taktimpulse des Abtast-Taktsignals S A im Korrelationszähler 62 nur dann frei, wenn es den Signalwert 1 hat. Der Mittelungszähler 63 zählt fortlaufend die Taktimpulse des Abtast-Taktsignals S A , bis der am Voreinstelleingang 63 a über den Datenbus 32 eingestellte Zählerstand m erreicht ist. Nach Zählung von m Abtast-Taktimpulsen S A sperrt das am Ausgang 63 c abgegebene Signal, das an den Steuereingang 60 f der Ansteuerlogik 60 angelegt wird, die weitere Freigabe der Korrelationszähler 61 und 62 durch die Signale A und B. Der Mittelungszähler 63 bestimmt somit ein Mittelungs-Zeitintervall aus m Abtastperioden T A . Nach Beendigung des Mittelungs-Zeitintervalls gibt der Zählerstand z₁ des Korrelationszählers 61 die Anzahl der im Mittelungs-Zeitintervall enthaltenen Abtastperioden an, in denen die Größe ε den Wert +2 hatte, und der Zählerstand z₂ des Korrelationszählers 62 gibt die Anzahl der im Mittelungs-Zeitintervall enthaltenen Abtastperioden an, in denen die Größe ε den Wert -2 hatte. Die beiden Zählerstände z₁ und z₂ werden über den Datenbus 34 zur Rechen- und Steuerschaltung 24 übertragen. Die Diagramme A und B von Fig. 6 zeigen den Verlauf der Zählerstände z₁ bzw. z₂ als Funktion der in der Verzögerungsschaltung 23 eingestellten Verzögerungszeit τ=K · T A für den Fall vollständig korrelierter Analogsignale x(t) und y(t). Jede Zählerstandskurve hat an der Stelle τ m =T₀ den Wert 0 und steigt von dieser Stelle nach beiden Seiten verhältnismäßig steil auf den Wert m/4 an, der im wesentlichen über den ganzen restlichen Bereich beibehalten wird. Diese Kurven bedeuten: Die Wahrscheinlichkeit, daß die Größe ε die Werte +2 und -2 annimmt, ist praktisch Null, wenn die in der Verzögerungsschaltung 23 eingestellte Verzögerungszeit τ=K · T A gleich der Totzeit T₀ ist. Wenn dagegen die eingestellte Verzögerungszeit τ=K · T A über einen gewissen Bereich hinaus von der Totzeit T₀ verschieden ist, nimmt die Größe ε sowohl den Wert +2 als auch den Wert -2 mit der durchschnittlichen Häufigkeit m/4 an. Diese Wahrscheinlichkeit geht auch aus der Tabelle II hervor, wo jeder der zutreffenden Fälle einem Viertel der möglichen Fälle entspricht. Wenn die Analogsignale x(t) und y(t) nicht vollständig korreliert sind, gehen die Zählerstandskurven an der Stelle τ m =T₀ nicht auf Null, aber sie haben an dieser Stelle ein Minimum. Es läßt sich zeigen, daß die Rechen- und Steuerschaltung 24 aus den beiden Zählerständen z₁ und z₂ sowohl einen Schätzwert für den Korrelationskoeffizienten R uv (τ) als auch einen Schätzwert für die Ableitung R u ( t ) bei der eingestellten Verzögerungszeit τ nach den folgenden Formeln berechnen kann: Die Bedeutung der so berechneten Schätzwerte hängt von den durch die Betriebsart-Wählschaltung 21 ausgewählten und an die Korrelationseinheit angelegten Binärsignalen ab. In der am Schluß der Beschreibung angefügten Tabelle I sind daher für jede Betriebsart auch die Meßergebnisse angegeben, die aus den Zählerständen z₁ und z₂ jeder der beiden Korrelationseinheiten 30 und 31 erhalten werden können. Diese Angaben lassen auch die Vorteile erkennen, die sich aus dem doppelten Aufbau mit zwei Verzögerungsschaltungen und mit zwei Korrelationseinheiten ergeben. Zu den einzelnen Betriebsarten ist folgendes zu bemerken: Betriebsart 1 In der Betriebsart 1 kann die Kreuzkorrelationsfunktion R xy (±τ ) und deren Ableitung xy ( ±τ ) in beiden Richtungen erfaßt werden. Bei Prozessen, in denen die Strömungsrichtung wechseln kann, wird die Richtung ohne zusätzlichen Meß- und Rechenaufwand erkannt. Im closed-loop-Betrieb wird diese Betriebsart während der Startwertsuche verwendet. Sobald die Verzögerungszeit t so nahe an die Totzeit T₀ angenähert ist, daß die Korrelation der Signale für den closed-loop-Betrieb ausreichend ist, wird dann auf eine der anderen Betriebsarten übergegangen. Betriebsarten 2 und 3 Abhängig von der Strömungsrichtung wird im closed-loop-Betrieb für den eigentlichen Trackingvorgang die Betriebsart 2 oder die Betriebsart 3 eingestellt. Dabei wird mittels der einen Korrelationseinheit der Wert der Ableitung xy ( τ ) der Kreuzkorrelationsfunktion gemessen, die zum Anpassen der einstellbaren Verzögerungszeit in den Verzögerungsschaltungen an die momentane Totzeit T₀ gebraucht wird. Gleichzeitig wird zur Überwachung der Regelschleife der Wert der Kreuzkorrelationsfunktion R xy ( t ) gemessen. Mittels der anderen Korrelationseinheit wird die Autokorrelationsfunktion R xx (T A ) bzw. R yy (T A ) und der Wert der Autokorrelations- bzw. yy (T A ) an der festen Stelle T A gemessen. T A bedeutet eine Verschiebung um eine Abtastperiodendauer. Da für die Ableitung der Autokorrelationsfunktion an der Stelle τ=0 gilt xx (0)=0; yy (0)=0 (5) kann damit eine Abschätzung für die zweite Ableitung der Autokorrelationsfunktion gewonnen werden, welche direkt proportional zur momentanen Bandbreite B des Prozesses ist. Da bei Transportprozessen für die Laufzeit gilt kann damit nach einmaligem Festlegen der Proportionalitätskonstante k eine Plausibilitätskontrolle des momentanen Meßwerts erfolgen. Gleichzeitig gilt näherungsweise xx (0)≅ xy (T₀) (7) so daß damit die Verstärkung für den Iterationsalgorithmus angepaßt werden kann. Betriebsarten 4 und 5 Die Wahl der Betriebsart 4 oder der Betriebsart 5 erfolgt wieder in Abhängigkeit von der Strömungsrichtung. Da xx (0) immer größer oder gleich der zweiten Ableitung im Abgleichpunkt xy (T₀) ist, wird in dieser Betriebsart die zweite Ableitung der Kreuzkorrelationsfunktion erfaßt: Dadurch ist eine bessere Einstellung der Verstärkung möglich. Da in allen Fällen die Messung der Korrelationsfunktion in den Korrelationseinheiten 30 und 31 hardwaremäßig erfolgt und der die Rechen- und Steuerschaltung 24 bildende Mikrocomputer im Normalbetrieb zum Aktualisieren der Verzögerungszeit nur einen sehr kleinen Teil seiner Rechenzeit verbraucht, steht noch genügend Rechenleistung für Überwachungs- und Optimierungsaufgaben zur Verfügung. Tabelle I Tabelle II Tabelle III}

Claims (13)

1. Digitaler Korrelator zur Ermittlung der Totzeit zwischen zwei gegeneinander zeitversetzten zufälligen Signalen, mit einer Analogsignal-Verarbeitungsanordnung, die durch Binarisierung und periodische Abtastung der zufälligen Signale und ihrer Ableitungen Binärsignale erzeugt, von denen jedes die Polarität eines der zufälligen Signale oder der Ableitung eines zufälligen Signals in den Abtastzeitpunkten darstellt, und mit einer digitalen Signalverarbeitungseinheit, die wenigstens eine Verzögerungsschaltung enthält, die einem der Binärsignale eine Verzögerung um ein einstellbares Vielfaches der Abtastperiode erteilt, sowie wenigstens eine Korrelationseinheit, die unverzögerte und verzögerte Binärsignale empfängt und diese zur Gewinnung von Schätzwerten von Korrelationskoeffizienten verarbeitet, und eine Rechen- und Steuereinheit, die die Ausgangssignale der bzw. jeder Korrelationseinheit empfängt und die Verzögerungszeit in der Verzögerungsschaltung so regelt, daß sie gleich der Totzeit gehalten wird, dadurch gekennzeichnet,, daß jede Verzögerungsschaltung durch einen Schreib-Lese-Speicher gebildet ist, in dessen Speicherzellen die aufeinanderfolgenden Bits des zu verzögernden Binärsignals im Abtasttakt unter aufeinanderfolgenden Einschreib-Speicheradressen eingeschrieben und aus dessen Speicherzellen die gespeicherten Bits im Abtasttakt unter aufeinanderfolgenden, von den Einschreib-Speicheradressen um eine einstellbare Adressendifferenz verschiedenen Lese-Speicheradressen ausgelesen werden.

2. Digitaler Korrelator nach Anspruch 1, dadurch gekennzeichnet, daß dem Schreib-Lese-Speicher ein Adreßzähler zugeordnet ist, dessen Zählerstand im Abtasttakt jeweils um eine Einheit geändert wird, daß ein Adressendifferenz-Register vorgesehen ist, in das die einstellbare Adressendifferenz von der Rechen- und Steuereinheit eingegeben wird, daß eine Addierschaltung vorgesehen ist, die den Zählerstand des Adreßzählers und den Inhalt des Adressendifferenz-Registers empfängt und die vorzeichenrichtige Summe dieser Zahlenwerte bildet, und daß dem Schreib-Lese-Speicher der Inhalt des Adreßzählers als Einschreib-Speicheradresse und die von der Addierschaltung gebildete Summe als Lese-Speicheradresse zugeführt werden.

3. Digitaler Korrelator nach Anspruch 2, dadurch gekennzeichnet, daß der Adreßzähler ein Vorwärtszähler ist und daß die Addierschaltung die Differenz aus dem Zählerstand des Adreßzählers und dem Inhalt des Adressendifferenz-Registers bildet.

4. Digitaler Korrelator nach Anspruch 2, dadurch gekennzeichnet, daß der Adreßzähler ein Rückwärtszähler ist und daß die Addierschaltung die Summe aus dem Zählerstand des Adreßzählers und dem Inhalt des Adressendifferenz-Registers bildet.

5. Digitaler Korrelator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Taktgeber vorgesehen ist, der ein periodisches Abtast-Taktsignal mit einer den Abtasttakt bestimmenden Abtastfrequenz erzeugt, und daß die Abtastfrequenz einstellbar ist.

6. Digitaler Korrelator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die bzw. jede Korrelationseinheit eine Ansteuerlogik und eine Zählanordnung enthält, daß die Ansteuerlogik ein verzögertes Binärsignal, ein unverzögertes Binärsignal und ein der Ableitung des unverzögerten Binärsignals entsprechendes Ableitungs-Binärsignal empfängt und die Zählanordnung in Abhängigkeit von einer durch Bildung des Produktes aus dem Ableitungs-Binärsignal und der Differenz der beiden anderen Signale berechneten Größe steuert, wobei den beiden Signalwerten jedes Binärsignal ein positiver Zahlenwert und ein negativer Zahlenwert zugeordnet sind und demzufolge die berechnete Größe nur drei Zahlenwerte annehmen kann, von denen ein Zahlenwert positiv, der andere Zahlenwert negativ und der dritte Zahlenwert 0 ist, daß die Steuerung der Zählanordnung durch die Ansteuerlogik derart erfolgt, daß sie in einem vorgegebenen, einem Vielfachen der Abtastperiode entsprechenden Mittelungs-Zeitintervall zwei Zählerstände bildet, die von der Anzahl der Abtastperioden abhängen, in dem die berechnete Größe den positiven bzw. den negativen Zahlenwert hat, und daß die nach Beendigung des Mittelungs-Zeitintervalls erreichten Zählerstände der Rechen- und Steuerschaltung zugeführt werden, die daraus Schätzwerte von Korrelationskoeffizienten und deren Ableitungen berechnet.

7. Digitaler Korrelator nach Anspruch 6, dadurch gekennzeichnet, daß die Zählanordnung zwei Korrelationszähler aufweist, die von der Ansteuerlogik so gesteuert werden, daß der eine Korrelationszähler in dem Mittelungs-Zeitintervall die Abtastperioden zählt, in denen die Größe den positiven Zahlenwert hat, und der andere Korrelationszähler in dem Mittelungs-Zeitintervall die Abtastperioden zählt, in denen die Größe den negativen Zahlenwert hat.

8. Digitaler Korrelator nach Anspruch 7, dadurch gekennzeichnet, daß jede Ansteuerlogik durch digitale Verknüpfung der ihren Eingängen zugeführten Binärsignale zwei binäre Freigabesignale bildet, von denen das eine Freigabesignal an einen Freigabeeingang des ersten Korrelationszählers angelegt wird und nur dann den der Freigabe entsprechenden Signalwert hat, wenn die berechnete Größe den positiven Zahlenwert hat, während das andere Freigabesignal an einen Freigabeeingang des zweiten Korrelationszählers angelegt wird und nur dann den der Freigabe entsprechenden Signalwert hat, wenn die berechnete Größe den negativen Zahlenwert hat, und daß an die Zähleingänge der beiden Korrelationszähler ein periodisches Taktsignal mit der Abtastperiode angelegt ist.

9. Digitaler Korrelator nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die bzw. jede Korrelationseinheit einen Mittelungszähler enthält, in dem ein das Mittelungs-Zeitintervall bestimmender Zählerstand voreinstellbar ist, und daß an dem Zähleingang des Mittelungszählers ein periodisches Taktsignal mit der Abtastperiode angelegt ist.

10. Digitaler Korrelator nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß die Eingänge der bzw. jeder Korrelationseinheit mit Ausgängen einer Betriebsart-Wählschaltung verbunden sind, die an ihren Eingängen die unverzögerten und verzögerten Binärsignale empfängt und je nach der eingestellten Betriebsart vorbestimmte Binärsignale zu den Eingängen der bzw. jeder Korrelationseinheit überträgt.

11. Digitaler Korrelator nach Anspruch 10, dadurch gekennzeichnet, daß weitere Eingänge der Betriebsart-Wählschaltung mit den Ausgängen von Verzögerungsgliedern verbunden sind, die jeweils einem unverzögerten oder einem verzögerten Binärsignal eine Verzögerung um eine Abtastperiode erteilen.

12. Digitaler Korrelator nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, daß zwei Korrelationseinheiten vorgesehen sind.

13. Digitaler Korrelator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwei Verzögerungsschaltungen vorgesehen sind, von denen die eine Verzögerungsschaltung die durch Binarisierung und Abtastung des einen zufälligen Signals erhaltenen Binärsignale verzögert, und von denen die andere Verzögerungsschaltung die durch Binarisierung und Abtastung des anderen zufälligen Signals erhaltenen Binärsignale verzögert.