DE69730775T2 - Logische Schaltung und zugehöriges Herstellungsverfahren - Google Patents

Logische Schaltung und zugehöriges Herstellungsverfahren Download PDF

Info

Publication number
DE69730775T2
DE69730775T2 DE69730775T DE69730775T DE69730775T2 DE 69730775 T2 DE69730775 T2 DE 69730775T2 DE 69730775 T DE69730775 T DE 69730775T DE 69730775 T DE69730775 T DE 69730775T DE 69730775 T2 DE69730775 T2 DE 69730775T2
Authority
DE
Germany
Prior art keywords
transistor
threshold voltage
logic
conductivity
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69730775T
Other languages
English (en)
Other versions
DE69730775D1 (de
Inventor
Koji Zama-Shi Fujii
Takakuni Atsugi-shi Douseki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP23130696A external-priority patent/JPH1065507A/ja
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Publication of DE69730775D1 publication Critical patent/DE69730775D1/de
Application granted granted Critical
Publication of DE69730775T2 publication Critical patent/DE69730775T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Description

  • Die vorliegende Erfindung bezieht sich auf eine Logikschaltung und deren Herstellungsverfahren, und genauer gesagt auf eine Schaltungsstruktur, um eine CMS-Logikschaltung (Complementary Metal Oxide Semiconductor) mit geringem Leistungsbedarf aufzubereiten.
  • Eine CMS-Schaltungsstruktur wird häufig in Bereichen wie in mobilen Telekommunikationsssytemen eingesetzt, die aus hochintegrierten Schaltungen mit geringem Leistungsbedarf und einer Versorgungsspannung von einem Volt oder weniger aufgebaut sind.
  • 22 zeigt eine konventionelle CMS-Logikschaltung. In 22 besteht eine CMS-Logikschaltung C11 aus einem PMS-Transistor 81 (P-Channel MS, P-Kanal-MS) mit hoher Schwellenspannung, einem PMS-Transistor 82 mit niedriger Schwellenspannung und einem NMS-Transistor 83 (N-Channel MS, N-Kanal MS) mit niedriger Schwellenspannung. Mit anderen Worten, die CMS-Logikschaltung C11 besteht aus MS-Transistoren mit hoher und niedriger Schwellenspannung.
  • Die konventionelle CMS-Logikschaltung C11 verfügt über eine große Verarbeitungsgeschwindigkeit, da die MS-Transistoren 82 und 83 niedrige Schwellenspannungen verwenden. Hinzu kommt, daß ein geringerer Leckstrom durch die MS-Transistoren 82 und 83 mit den niedrigen Schwellenspannungen im Ruhezustand als im Betriebszustand fließt, da der PMS-Transistor 81 gesperrt ist. Dies kann den Stromverbrauch der MOS-Transistoren 82 und 83 mit der niedrigen Schwellenspannung im Ruhezustand verringern.
  • Bei der CMS-Logikschaltung C11 jedoch fließt durch die MS-Transistoren 82 und 83 ein Leckstrom, da der PMS-Transistor 81 im Betriebszustand eingeschaltet ist, und der Leckstrom eine Verlustleistung verursacht. Das heißt, die konventionelle CMS-Logikschaltung C11 kann im Betriebzustand einen Leistungsverlust nicht verhindern.
  • US 5 486 774 beschreibt eine Logikschaltung, die eine solche mit niedriger Schwellenspannung enthält, mit einem Logikschaltungsbauteil, das durch eine Vielzahl von Feldeffekttransistoren mit niedriger Schwellenspannung, ein Paar erster und zweiter Speiseleitungen, um die Logikschaltung mit der niedrigen Schwellenspannung mit elektrischem Strom zu versorgen, einer erste Hilfsspeiseleitung, die mit einem der Stromquellenanschlüssen der Logikschaltung mit der niedrigen Schwellenspannung verbunden ist, und einem ersten Steuertransistor mit hohen Schwellenspannung, der zwischen der ersten Hilfsspeiseleitung und der ersten Speiseleitung angeordnet ist.
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Logikschaltung bereitzustellen, die den Leistungsbedarf im Betriebzustand zu verringert, wobei eine hohe Verarbeitungsgeschwindigkeit erreicht wird, wie bei der konventionellen Schaltung.
  • Eine weitere Aufgabe der vorliegende Erfindung ist es, ein Herstellungsverfahren der Logikschaltung ohne Erhöhen der Verfahrensschritte bereitzustellen.
  • Nach einem ersten Aspekt der vorliegenden Erfindung vorgesehen ist eine logische Schaltung (C1), gekennzeichnet durch:
    ein erstes logisches Glied (L4 bis L9) mit wenigstens einem ersten MOS-Transistor (42), der in einen Signalweg geschaltet und für die logische Schaltung (C1) arbeitsgeschwindigkeitsbestimmend ist, wobei der erste MS-Transistor (42) eine niedrigere Schwellwertspannung als eine vorbestimmte Spannung hat und mit hoher Geschwindigkeit arbeitet, wobei das erste logische Glied (L4 bis L9) so aufgebaut ist, daß nur der wenigstens einfach vorgesehene MS-Transistor (42) die Arbeitsgeschwindigkeit des ersten logischen Gliedes (L4 bis L9) bestimmt; und durch
    ein oder mehrere restliche logische Glieder (L1 bis L3), die sich vom ersten logischen Schaltungsglied (L4 bis L9) unterscheiden, wobei jedes der restlichen logischen Glieder (L1 bis L3) wenigstens einen zweiten MS-Transistor (22, 23) und wenigstens einen dritten MS-Transistor (12) mit begrenzter Arbeitsgeschwindigkeit hat, wobei der zweite MS-Transistor (22, 23) eine mittlere Schwellwertsspannung hat, die höher als die vorbestimmte Spannung ist, und wobei der dritte MS-Transistor (12) eine hohe Schwellwertspannung hat, die über der Schwellwertspannung des zweiten MOS-Transistors (22, 23) liegt, und wobei die restlichen logischen Glieder (L1 bis L3) keine Transistoren vom Typ des ersten MS-Transistors (42) enthalten.
  • Die Logikschaltung kann des weiteren einen vierten MS-Transistor mit einer hohen Schwellwertspannung enthalten, der zwischen eine Hauptstromversorgungsleitung und einen Anschluß von wenigstens dem ersten oder zweiten MS-Transistor geschaltet ist.
  • Wenigstens ein erster MS-Transistor im ersten logischen Glied enthält wenigstens einen ersten MS-Transistor, einen fünften MS-Transistor, der ein in den Signalweg geschaltetes Übertragungsglied und einen sechsten MS-Transistor zum Steuern des fünften MS-Transistors enthält, und das erste der Vielzahl restlicher logischer Glieder kann ein zweites logisches Glied zum Bestimmen eines Ausgangssignals vom fünften MS-Transistor und ein drittes logisches Glied zum Steuern des sechsten MS-Transistors enthalten.
  • Der sechste MS-Transistor mit seinem Drain-Anschluß mit einem Gate-Anschluß des fünften MS-Transistors verbunden sein, wobei dessen Source-Anschluß mit einem Ausgangsanschluß des dritten logischen Gliedes und dessen Gate-Anschluß mit einer der Hochpotentialstromversorgungsleitung und der Hauptstromversorgungsleitung auf Masse verbunden ist.
  • Der erste, zweite und dritte MS-Transistor kann eine SI-Struktur aufweisen, und wenigstens der erste MS-Transistor mit der niedrigen Schwellwertspannung und der zweite MS-Transistor mit der mittleren Schwellwertspannung kann ein MS-Transistor vom Verarmungstyp sein.
  • Die MS-Transistoren können eine SI-Struktur aufweisen, und wenigstens entweder der MS-Transistor niedriger Schwellwertspannung oder der zweite MS-Transistor mittlerer Schwellwertspannung kann ein MS-Transistor vom Verarmungstyp sein, und der dritte MS-Transistor mit der hohen Schwellwertspannung kann ein MS-Transistor vom Verarmungstyp sein.
  • Der fünfte MS-Transistor kann ein MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit sein, dessen Source mit einer mit einem Signalausgangsanschluß vom Übertragungsgliedes verbunden ist, und dessen Drain mit einem Signalausgangsanschluß des Übertragungsgliedes verbunden ist, und der sechste MS-Transistor kann ein zweiter MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit sein, dessen Source verbunden ist mit einem Ausgangsanschluß des dritten logischen Gliedes, dessen Drain verbunden ist mit einem Gate des ersten MS-Transistors vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit, und dessen Gate verbunden ist mit der Hochpotentialstromversorgung oder mit Masse, und sowohl ein Körper des ersten MS-Transistors vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit als auch ein Körper des zweiten MS-Transistors vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit können potentialfrei sein.
  • Der erste MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit und der zweite MOS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit können eine SI-Struktur aufweisen.
  • Sowohl der erste MOS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit als auch der zweite MS-Transistor des Anreicherungstyps mit einem Kanal erster Leitfähigkeit können vom Verarmungstyp sein.
  • Eines der Vielzahl restlicher logischer Glieder kann einen Volladdierer enthalten, um eine Addition durch Empfangen erster und zweiter Eingangssignale und eines Trägersignals auszuführen, wobei das Trägersignal an das Übertragungsglied geliefert wird, und das Steuern des dritten logische Glieds kann bestimmen, ob das Trägersignal vom Übertragungsglied als Reaktion auf das erste und zweite Eingangssignal abgegeben wird, und das zweite logische Glied kann ein Ausgangssignal des Übertragungsgliedes eines gemäß dem ersten und dem zweiten Eingangssignal vorbestimmten Ausgangssignals erzeugen, wenn das Übertragungsglied das Trägersignal als Reaktion auf das erste und zweite Eingangssignal nicht abgibt.
  • Wenigstens der erste MS-Transistor mit der niedrigen Schwellwertspannung kann entweder einen ersten und einen zweiten MS-Transistor des Anreicherungstyps enthalten, wobei der erste MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit eine Source hat, die mit einem Signaleingangsanschluß verbunden ist, und ein Drain, der mit einem Signalausgangsanschluß verbunden ist; und wobei der zweite MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit eine Source hat, die mit einem Steueranschluß verbunden ist, ein Drain, der mit einem Gate des ersten MS-Transistors vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit verbunden ist, und der erste und zweite MOS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit, deren Körper potentialschwebend sind, können einen Schaltkreis als Übertragungsglied bilden.
  • Nach einem zweiten Aspekt der Erfindung vorgesehen ist ein Herstellungsverfahren zum Herstellen einer logischen Schaltung (C1), die über ein erstes logisches Glied (L4 bis L9) mit wenigstens einem ersten MS-Transistor (42) verfügt, der in einen Signalweg geschaltet ist und für die Logikschaltung (C1) arbeitsgeschwindigkeitsbestimmend ist, wobei der erste MS-Transistor (42) eine niedrigere Schwellwertspannung als eine vorbestimmte Spannung hat und mit hoher Geschwindigkeit arbeitet, wobei das erste logische Glied (L4 bis L9) so aufgebaut ist, daß nur der wenigstens einfach vorgesehene MS-Transistor (42) die Arbeitsgeschwindigkeit des ersten logischen Gliedes (L4 bis L9) bestimmt; und durch
    ein oder mehrere restliche logische Glieder (L1 bis L3), die sich vom ersten logischen Schaltungsglied (L4 bis L9) unterscheiden, wobei jedes der restlichen logischen Glieder (L1 bis L3) wenigstens einen zweiten MS-Transistor (22, 23) und wenigstens einen dritten MS-Transistor (12) mit begrenzter Arbeitsgeschwindigkeit hat, wobei der zweite MS-Transistor (22, 23) eine mittlere Schwellwertsspannung hat, die größer als die vorbestimmte Spannung ist, und wobei der dritte MOS-Transistor (12) eine hohe Schwellwertspannung hat, die über der Schwellwertspannung des zweiten MS-Transistors (22, 23) liegt, wobei die restlichen logischen Glieder (L1 bis L3) keine Transistoren vom Typ des ersten MS-Transistors (42) enthalten;
    gekennzeichnet durch die Verfahrensschritte:
    • (A) Bilden von MS-Einrichtungszonen, um MS-Transistoren mit niedriger, mittlerer und hoher Schwellwertspannung zu schaffen, wobei die MS-Einrichtungszonen untereinander isoliert sind;
    • (B) Implantieren einer Verunreinigung für einen niedrigen Schwellwert in die MS-Einrichtungszonen zum Bilden der MS-Transistoren mit niedriger und hoher Schwellwertspannung; und
    • (C) Implantieren einer Verunreinigung für einen mittleren Schwellwert in die MS-Einrichtungszonen zum Bilden der MS-Transistoren mit der mittleren und hohen Schwellwertspannung.
  • Der Schritt (A) kann erste und zweite Leitfähigkeits-MS-Einrichtungszonen in den MS-Einrichtungszonen bilden, und die Schritte (B) und (C) können in den ersten Leitfähigkeits-MS-Zonen, und nachfolgend können die Schritte (B) und (C) in den zweiten Leitfähigkeits-MS-Einrichtungszonen ausgeführt werden.
  • Nach einem dritten Aspekt der Erfindung vorgesehen ist ein Herstellungsverfahren zum Herstellen einer logischen Schaltung (C1) mit: einem logischen Glied (L4 bis L9) mit wenigstens einem ersten MS-Transistor (42), der in einen Signalweg geschaltet und für die logischen Schaltung (C1) arbeitsgeschwindigkeitsbestimmend ist, wobei der erste MS-Transistor (42) eine Schwellwertspannung hat, die niedriger als eine vorbestimmte Spannung ist und mit hoher Geschwindigkeit arbeitet, und mit
    einem zwischen eine Hauptstromversorgungsleitung und einen Anschluß wenigstens vom ersten und zweiten MS-Transistor auf der Seite einer Hochpotentialstromversorgungsleitung geschalteten vierten MS-Transistor mit einer hohen Schwellwertspannung.
  • Das Herstellungsverfahren ist durch folgende Verfahrensschritte gekennzeichnet:
    • (A) Bilden von MS-Einrichtungszonen, um MS-Transistoren mit niedriger, mittlerer und hoher Schwellwertspannung zu schaffen, wobei die MS-Einrichtungszonen untereinander isoliert sind;
    • (B) Implantieren einer Verunreinigung für einen niedrigen Schwellwert in die MS-Einrichtungszonen zum Bilden der MS-Transistoren mit niedriger und hoher Schwellwertspannung; und
    • (C) Implantieren einer Verunreinigung für einen mittleren Schwellwert in die MS-Einrichtungszonen zum Bilden der MS-Transistoren mit der mittleren und hohen Schwellwertspannung.
  • Die obigen und weitere Aufgaben, Wirkungen, Eigenschaften und Vorteile der vorliegenden Erfindung sind in der folgenden Beschreibung der Ausführungsbeispiele in Verbindung mit der beliegenden Zeichnung verdeutlicht.
  • 1 zeigt ein Blockdiagramm eines ersten Ausführungsbeispiels einer Logikschaltung entsprechend der vorliegenden Erfindung;
  • 2 zeigt ein Blockdiagramm eines spezifischen Ausführungsbeispiels eines Logikglieds bei der Logikschaltung L1 von 1;
  • 3 zeigt ein Blockdiagramm eines spezifischen Ausführungsbeispiels eines Logikglieds bei den Logikschaltungen L2 und L3 von 1;
  • 4 zeigt ein Blockdiagramm eines spezifischen Ausführungsbeispiels eines Logikglieds bei den Logikschaltungen L4 bis L9 von 1;
  • 5 ist ein Erläuterungsdiagramm der Schaltungssymbole von NMS- und PMS-Transistoren mit jeweils niedrigen, mittleren und hohen Schwellenspannungen;
  • Die 6A und 6B zeigen Grundriß- und Querschnittdarstellungen der in der Logikschaltung verwendeten MS-Transistoren mit niedrigen, mittleren und hohen Schwellenspannungen entsprechend der vorliegenden Erfindung;
  • 7A und 7B zeigen Querschnittdarstellungen eines Herstellungsverfahrens der in den 6A und 6B gezeigten MS-Transistoren entsprechend der vorliegenden Erfindung;
  • 8A und 8B zeigen Grundrißdarstellungen eines spezifischen Ausführungsbeispiels der in den 7A und 7B gezeigten Verfahrensschritte;
  • 9A bis 9J zeigen Querschnittsdarstellungen, eines spezifischen Ausführungsbeispiels der in den 7A und 7B gezeigten Verfahrensschritte;
  • 10 zeigt ein Kennliniendiagramm, das die Beziehungen zwischen der Dotierungskonzentration in einem Kanalbereich und einer Schwellenspannung wiedergibt;
  • 12 zeigt ein Blockdiagramm eines dritten Ausführungsbeispiels einer Logikschaltung entsprechend der vorliegenden Erfindung;
  • 13 zeigt ein Schaltungsdiagramm eines spezifischen Ausführungsbeispiels eines Logikglieds bei den Schaltungsblöcken B1 und B2 von 12;
  • 14 zeigt ein Schaltungsdiagramm eines spezifischen Ausführungsbeispiels eines Logikglieds beim Schaltungsblock B3 von 12;
  • 15 zeigt ein Schaltungsdiagramm einer Modifikation des Logikglieds beim Schaltungsblock B1 von 12;
  • 16 zeigt ein vergleichendes Kennliniendiagramm, das die Beziehung zwischen der Anzahl der Ausgangslastfaktoren und den Verzögerungszeiten eines NAND-Glieds, das sich aus drei Typen von MS-Transistoren mit niedrigen, mittleren und hohen Schwellenspannungen zusammensetzt;
  • 17 zeigt ein Schaltungsdiagramm eines Volladierers als viertes Ausführungsbeispiel einer Logikschaltung entsprechend der vorliegenden Erfindung;
  • 18A und 18B zeigen Diagramme, die Spannungen verschiedener Anschlüsse, die auf einer Schaltungsmodulation beruhen, graphisch darstellen, wenn Transistoren mit hoher Schwellenspannung als MS-Transistoren des Schaltkreises SW verwendet werden;
  • Die 19A und 19B zeigen Diagramme, die Spannungen verschiedener Anschlüsse, die auf einer Schaltungsmodulation beruhen, graphisch darstellen, wenn Transistoren mit niedriger Schwellenspannung als MS-Transistoren des Schaltkreises SW verwendet werden;
  • 20 zeigt ein Blockdiagramm eines 4-Bit-Addierers, der sich, wie in 17 gezeigt, aus Volladdierern zusammensetzt;
  • 21 zeigt ein Schaltungsdiagramm eines Volladdierers als fünftes Ausführungsbeispiel einer Logikschaltung entsprechend der vorliegenden Erfindung; und
  • 22 zeigt ein Schaltungsdiagramm als Beispiel einer konventionellen CMS-Schaltung.
  • Die vorliegende Erfindung ist nachstehend anhand der beiliegenden Zeichnung beschrieben.
  • Ausführungsbeispiel 1
  • 1 zeigt ein Blockdiagramm eines ersten Ausführungsbeispiels einer Logikschaltung C1 entsprechend der vorliegenden Erfindung.
  • In 1 ist eine CMS-Logikschaltung C1 ein Schaltnetz, das sich aus den Logikschaltungen L1–L9 zusammensetzt. Die Logikschaltungen L4–L9 setzen sich jeweils aus Logikgliedern zusammen, die MS-Transistoren mit niedriger Schwellenspannung verwenden, und die Verarbeitungsgeschwindigkeit der CMS-Logikschaltung C1 wird von den Logikschaltungen L4–L9 festgelegt.
  • 2 zeigt ein Schaltungsdiagramm mit einem Logikglied in der Logikschaltung C1 innerhalb der CMS-Logikschaltung C1, das sich aus den MS-Transistoren 11 und 12 mit hoher Schwellenspannung zusammensetzt.
  • 3 zeigt ein spezifisches Ausführungsbeispiel eines Logikglieds in den Logikschaltungen L2 und L3 in der CMS-Logikschaltung C1.
  • Das Logikglied in der Logikschaltung L2 enthält eine Serienschaltung eines PMS-Transistors 22 mittlerer Schwellenspannung und mit einem NMS-Transistors 23 mittlerer Schwellenspannung. Die Spannungsquelle VDD wird mit einer virtuellen Spannungsquellenleitung 24 hohen Potentials (virtuelles VDD) über einen PMS-Transistors 21 hoher Schwellenspannung verbunden. Der andere Anschluß des NMS-Transistors 23 mittlerer Schwellenspannung wird mit dem Massepotential (GND, Ground) verbunden. Die Logikschaltung L3 in der CMS-Logikschaltung C1 setzt sich in gleicher Weise wie die Logikschaltung L2 zusammen.
  • 4 zeigt ein spezifisches Ausführungsbeispiel eines Logikglieds in den Logikschaltungen L4–L9 in der CMS-Logikschaltung C1.
  • Das Logikglied der Logikschaltung L4 enthält eine Serienschaltung eines PMS-Transistors 42 niedriger Schwellenspannung mit einem NMS-Transistor 43 niedriger Schwellenspannung. Die Spannungsversorgung VDD ist mit einer virtuellen Spannungsversorgungsleitung 44 hohen Potentials (virtuelle VDD) über einen PMOS-Transistor 41 hoher Schwellenspannung verbunden. Der andere Anschluß des NMS-Transistors 43 niedriger Schwellenspannung wird mit dem Massepotential GND verbunden. Die Logikschaltungen L5–L9 bei der CMS-Logikschaltung C1 setzen sich in gleicher Weise zusammen wie die Logikschaltung L4.
  • 5 zeigt die Schaltungssymbole der NMS- und der PMS-Transistoren, wie schon in den 1 bis 4 gezeigt, für die drei Arten von Schwellenspannung.
  • In der CMS-Logikschaltung C1 haben die Logikschaltungen L1, L2 und L3 eine Geschwindigkeitsspanne, und sie bestehen aus MS-Transistoren mit mittlerer und hoher Schwellenspannung. Die MS-Transistoren mit mittlerer und hoher Schwellenspannung haben, verglichen mit dem Transistor mit niedriger Schwellenspannung, einen geringeren Leckstrom im Betriebszustand, wodurch der Leistungsbedarf um einen Betrag verringert wird, der dem niedrigen Leckstrom im Betriebszustand entspricht. Entsprechend wird die Gesamtverlustleistung der CMS-Logikschaltung C1 um einen Betrag verringert, der gleich dem verringerten Leistungsbedarf durch die Logikschaltungen L1, L2 und L3 ist.
  • Die 7A und 7B zeigen ein Herstellungsverfahren entsprechend der vorliegenden Erfindung, bei dem die NMS-Transistoren 101, 102 und 103 mit niedriger, mit mittlerer und mit hoher Schwellenspannung hergestellt werden, deren Entwurfsmuster in 6A und deren Querschnitt in 6B gezeigt werden. Hier bezeichnen die Bezugszeichen 101-1, 102-1 und 103-1 die Gate-Elektroden, die Bezugszeichen 101-2, 102-2 und 102-3 die Drain-Bereiche und die Bezugszeichen 101-3, 102-3 und 103-3 die Source-Bereiche. Als erstes wird die Ionenimplantation der Dotierung für den niedrigen Schwellenwert, wie in 7A gezeigt, ausgeführt, indem eine Maske 111 für den niedrigen Schwellenwert, wie in 8A gezeigt, verwendet wird. Als zweites wird die Ionenimplantation der Dotierung für den mittleren Schwellenwert, wie in 7B gezeigt, ausgeführt, indem eine Maske 112 für den mittleren Schwellenwert, wie in 8B gezeigt, verwendet wird. Auf diese Weise werden die Kanalbereiche 104, 105 und 106 mit niedrigen, mittleren und hohen Dotierungskonzentrationen gebildet. Das heißt, es werden die MS-Transistoren 101, 102 und 103 mit niedriger, mittlerer und hoher Schwellenspannung gebildet, die Entwurfsmuster, wie in 6A gezeigt, und Querschnitte, wie in 6B gezeigt, haben.
  • Die 9A bis 9J zeigen ein spezifisches Ausführungsbeispiel der Verarbeitungsschritte des Herstellungsverfahrens entsprechend der vorliegenden Erfindung, wie in den 7A und 7B gezeigt.
  • Das Konzept der Schritte beim Herstellungsverfahren ist wie folgt:
    • (1) Wie in 9A gezeigt, werden die PMS-Transistorbereiche 201 und die NMS-Transistorbereiche 202 auf einem Siliziumsubstrat 200 gebildet und voneinander isoliert. Die Bezugszeichen 221 und 222 bezeichnen eine Isolationsschicht aus Silizium(II)-oxid.
    • (2) Wie in 9B gezeigt, wird nach der Bildung einer Photolackmaske M1 mit Öffnungen, die einem PMS-Transistorbereich mit hohem Schwellenwert und einem PMS-Transistorbereich mit niedrigem Schwellenwert zugeordnet sind, die Ionenimplantation mit einem N-Dotierungsatom (Phosphor) mit Hilfe der Maske M1 durchgeführt, wobei die Bereiche 203 gebildet werden, die in der Nähe der Oberfläche der Bereiche 201 jeweils eine Dotierungskonzentration von Np1 haben.
    • (3) Wie in 9C gezeigt, wird nach der Bildung einer Photolackmaske M2 mit Öffnungen, die einem PMS-Transistorbereich mit hohem Schwellenwert und einem PMS-Transistorbereich mit mittlerem Schwellenwert zugeordnet sind, die Ionenimplantation mit dem N-Dotierungsatom (Phosphor) mit Hilfe der Maske M2 durchgeführt, wobei ein Bereich 204 mit einer Dotierungskonzentration Npm und ein Bereich 205 mit einer Dotierungskonzentration (Np1 + Npm) in der Nähe der Oberfläche der Bereiche 201 gebildet wird. Als Folge wird ein PMS-Transistorbereich 230 gebildet, der die drei Arten von niedriger, von mittlerer und von hoher Schwellenspannung hat, und deren Dotierungskonzentrationen Np1, Npm und (Np1 + Npm) aufgrund der Schritte (2) und (3) sind.
    • (4) Wie in 9D gezeigt, wird nach der Bildung einer Photolackmaske M3 mit Öffnungen, die einem NMS-Transistorbereich mit hohem Schwellenwert und einem NMS-Transistorbereich mit niedrigem Schwellenwert zugeordnet sind, die Ionenimplantation mit einem P-Dotierungsatom (Bor) mit Hilfe der Maske M3 durchgeführt, wobei die Bereiche 206 gebildet werden, die in der Nähe der berfläche der Bereiche 202 jeweils eine Dotierungskonzentration von Nn1 haben.
    • (5) Wie in 9E gezeigt, wird nach der Bildung einer Photolackmaske M4 mit Öffnungen, die einem NMS-Transistorbereich mit hohem Schwellenwert und einem NMS-Transistorbereich mit mittlerem Schwellenwert zugeordnet sind, die Ionenimplantation mit dem P-Dotierungsatom (Bor) mit Hilfe der Maske M4 durchgeführt, wobei ein Bereich 207 mit einer Dotierungskonzentration Nnm und ein Bereich 208 mit einer Dotierungskonzentration (Nn1 + Nnm) in der Nähe der Oberfläche der Bereiche 202 gebildet wird. Als Folge wird ein NMS-Transistorbereich 240 gebildet, der die drei Arten von niedriger, von mittlerer und von hoher Schwellenspannung hat, und deren Dotierungskonzentrationen Nn1, Nnm und (Nn1 + Nnm) aufgrund der Schritte (4) und (5) sind.
    • (6) Nach Bildung einer Gate-xidschicht auf der berfläche des Substrats 200 wird ein mit Bor P-dotiertes Polysilizium auf die Gate-xidschicht in den PMS-Transistorbereichen aufgebracht. Das P-dotierte Polysilizium wird derart strukturiert, daß es Gate-Elektroden 209 in entsprechenden PMS-Transistorbereichen, wie in 9F gezeigt, bildet.
    • (7) In ähnlicher Weise wird ein mit Phosphor N-dotiertes Polysilizium auf der Gate-xidschicht in den NMS-Transistorbereichen aufgebracht. Das N-dotiert Polysilizium wird strukturiert, um die Gate-Elektroden 210 in entsprechenden NMS-Transistorbereichen, wie in 9G gezeigt, zu bilden.
    • (8) Wie in 9H gezeigt, wird nach der Bildung einer Photolackmaske M5 mit Öffnungen, die PMS-Transistorbereichen zugeordnet sind, die Ionenimplantation mit einem P-Dotierungsatom (Bor) durchgeführt, wobei die hochdotierten Source- und Drain-Bereiche 211 des PMS-Transistors gebildet werden.
    • (9) Wie in 9I gezeigt, wird nach der Bildung einer Photolackmaske M6 mit Öffnungen, die NMS-Transistorbereichen zugeordnet sind, die Ionenimplantation mit einem N-Dotierungsatom (Phosphor) durchgeführt, wobei die hochdotierten Source- und Drain-Bereiche 212 des NMS-Transistors gebildet werden.
    • (10) Dann, nach Aufbringen einer Isolationsschicht 223 auf der gesamten berfläche, werden Fenster für Elektroden geöffnet. Danach wird eine Metallschicht zum Verdrahten auf der Isolationsschicht 223 aufgebracht. Die Metallschicht zum Verdrahten ist derart strukturiert, daß die Source- und die Drain-Elektroden 213, wie in 9J gezeigt, gebildet werden.
  • Auf diese Weise werden die PMS-Transistoren 231, 232 und 233 und die NMS-Transistoren 241, 242 und 243 mit niedrigem, mit mittlerem und mit hohem Schwellwert gebildet.
  • 10 zeigt ein Kennliniendiagramm, das die Beziehung zwischen der Dotierungskonzentration (cm–2) in einem durch Ionenimplantation gebildeten Kanalbereich und der Schwellenspannung Vth (V) wiedergibt. Ist die niedrige Schwellenspannung auf 0,1 V und die mittlere Schwellenspannung auf 0,2 V eingestellt, ist es möglich, einen MS-Transistor mit hoher Schwellenspannung von etwa 0,4 V herzustellen. Dieses Verfahren hat den Vorteil, daß die MS-Transistoren mit den drei Schwellenwerten mit Hilfe des gleichen Verfahrens hergestellt werden können wie das Verfahren zur Herstellung von MS-Transistoren mit zwei Schwellenwerten. Daher hat die vorliegende Erfindung einen Vorteil, daß sich die Anzahl der Verfahrensschritte nicht erhöht, und daß die Anzahl der Masken die gleiche ist wie für die Herstellung von MS-Transistoren mit zwei Schwellenwerten.
  • Ausführungsbeispiel 2
  • 11 zeigt ein zweites Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel werden die Logikglieder 150 und 151 mit niedrigem Schwellenwert bei einem kritischen Weg zwischen einem Eingangssignal VIN und einem Ausgangssignale VOUT zwischengeschaltet. Zusätzlich wird ein Logikglied 152 mit mittlerem Schwellenwert bei einem nichtkritischen Weg, auf dem ein Signal wie beispielsweise ein Steuersignal eingegeben wird, zwischengeschaltet. Darüber hinaus wird ein Leistungsschalttransistor 153, der durch ein Ruhesteuersignal an- und ausgeschaltet wird, zwischen der Versorgungsspannung VDD und der virtuellen VDD-Leitung, die mit den Logikgliedern 150 und 151 mit niedrigem Schwellenwert sowie dem Logikglied 152 mit mittlerem Schwellenwert verbunden ist, geschaltet. Dieser Spannungstransistor mit hohem Schwellenwert ermöglicht, den Leckstrom jedes der Glieder 150, 151 und 152 zu verringern, wobei eine große Verarbeitungsgeschwindigkeit und eine geringe Verlustleistung im Betriebszustand und eine geringe Verlustleistung im Ruhebetrieb erreicht wird.
  • Ausführungsbeispiel 3
  • 12 zeigt ein Blockdiagramm eines dritten Ausführungsbeispiels einer Logikschaltung C2 entsprechend der vorliegenden Erfindung. Die Logikschaltung C2 ist ein Beispiel einer sequentiellen Schaltung, auf die die vorliegende Erfindung angewendet wird. Sie besteht aus den Schaltungsblocks B1, B2 und B3 und f bezeichnet eine Betriebsfrequenz. Die Schaltungsblocks B1 und B2 arbeiten mit der Frequenz f und der Schaltungsblock B3 arbeitet mit der Frequenz f/4. Das heißt, die Schaltungsblocks B1 und B2 legen die maximale Betriebsfrequenz der Logikschaltung C2 fest. Hier bezeichnen IN1, IN2 und IN3 jeweils ein Eingangssignal, UT bezeichnet ein Ausgangssignal und CK ein Taktsignal.
  • 13 zeigt ein spezifisches Ausführungsbeispiel eines Logikglieds, das den Schaltungsblock B1 oder B2 in der Logikschaltung C2 bildet.
  • Die Logikschaltung C2 ist ein Ausführungsbeispiel, bei dem die vorliegende Erfindung auf eine sequentielle Schaltung angewendet wird, und ihre Bauteileschaltungsblocks B1 und B2 können die gleichen sein wie die der Logikschaltungen L3–L9, die die Logikschaltung C1 bilden. In 13 sieht der Schaltungsblock B1 aus als habe er die gleiche Struktur wie die Logikschaltung L4. Die Schaltungsblocks B1 und B2 jedoch können eine Anordnung aufweisen, die sich von der Logikschaltung L4 unterscheidet.
  • In 13 besteht der Schaltungsblock B1 aus einem PMS-Transistor 52 mit niedriger Schwellenspannung und einem NMS-Transistor 53 mit niedriger Schwellenspannung, die hintereinander geschaltet sind, und die Spannungsversorgungsleitung VDD ist mit einer virtuellen Spannungsversorgungsleitung 54 hohen Potentials über einen PMS-Transistor 51 mit hoher Schwellenspannung verbunden. Der andere Anschluß des NMS-Transistors 53 ist mit Masse verbunden.
  • 14 zeigt ein spezifisches Ausführungsbeispiel eines Logikglieds, das aus dem Schaltungsblock B3 in der Logikschaltung C2 besteht.
  • Der Schaltungsblock B3 setzt sich aus eine PMS-Transistor 61 mit hoher Schwellenspannung und einem NMS-Transistor 62 mit hoher Schwellenspannung ebenso wie die Logikschaltung L1 zusammen.
  • Bei der Logikschaltung C2 bestehen die Logikglieder der Schaltungsblocks B1 und B2 aus den MS-Transistoren 61 und 62 mit niedriger Schwellenspannung. Der Schaltungsblock B3 andererseits verwendet MOS-Transistoren mit hoher Schwellenspannung. Dies rührt daher, daß der Schaltungsblocks B3 nicht im kritischen Teil verwendet wird, der die maximale Betriebsfrequenz der Logikschaltung C2 festgelegt, wodurch der Schaltungsblock aus einem Schaltungsblock zusammengesetzt werden kann, der mit einem Taktsignal synchronisiert ist, das eine niedrigere Frequenz als die maximale Betriebsfrequenz hat. Mit dieser Anordnung kann der Leistungsbedarf beim Schaltungsblock B3 verringert werden. Als Folge kann der Gesamtleistungsbedarf der sequentiellen Schaltung, das heißt der Logikschaltung C2, durch einen Betrag, der der Verringerung im Schaltungsblock B3 entspricht, verringert werden.
  • Darüber hinaus können die MS-Transistoren 61 und 62 mit hoher Schwellenspannung durch MS-Transistoren mit mittlerer Schwellenspannung ersetzt werden. In diesem Fall wird der Leistungsbedarf beim Schaltungsblock B3 ebenfalls verringert, und als Folge kann der Gesamtleistungsbedarf der sequentiellen Schaltung, der Logikschaltung C2, durch einen Betrag, der der Verringerung bei Schaltungsblock B3 entspricht, verringert werden.
  • 15 zeigt ein Schaltungsdiagramm mit einem anderen Ausführungsbeispiel für den Schaltungsblock B1.
  • Der als Modifikation der Logikschaltung L4 anzusehende Schaltungsblock B1 enthält einen PMS-Transistor 52a mit niedriger Schwellenspannung und einen NMS-Transistor 53a mit niedriger Schwellenspannung in Reihenschaltung. Die Spannungsversorgungsleitung VDD ist mit einer virtuellen Spannungsversorgungsleitung 54 hohen Potentials (virtuelle VDD) über einen PMS-Transistor 51 mit hoher Schwellenspannung verbunden.
  • Bei dem in 15 gezeigten Schaltungsblock B1 haben die Transistoren 51, 52a und 53a eine SOI-Structur (Silicon-on-Insulator) und die MS-Transistoren 52a und 53a mit niedriger Schwellenspannung sind vollständig von Verarmungsladungsträgern befreit.
  • Beim vollständig von Verarmungsladungsträgern befreiten Transistor ist es nicht erforderlich, daß das Substratpotential festgelegt wird, und folglich können Anschlüsse oder Verdrahtungen zur Festslegung des Substratpotentials umgangen werden. "Nichtfestlegen des Substratpotentials eines MS-Transistors" bedeutet, "das Substrat eines MS-Transistors potentialfrei zu machen". Üblicherweise werden die Substratpotentiale eines NMS- und eines PMS-Transistors auf den Massepegel bzw. auf den Spannungsversorgungspegel VDD festgelegt. Das heißt, das Verwenden der vollständig von Verarmungsladungsträgern befreiten Transistoren ermöglicht einen Bereich, daß der von Logikgliedern belegte Bereich im Vergleich zu konventionellen Bauteilen um einen Betrag, entsprechend der Anschlüsse und der Verdrahtung verringert wird.
  • Darüber hinaus kann der vollständig von Verarmungsladungsträgern befreite Transistor als ein MS-Transistor 51 mit hoher Schwellenspannung im Schaltungsblock B1, wie in 15 gezeigt, neben den MS-Transistoren 52a und 53a mit niedriger Schwellenspannung verwendet werden. Darüber hinaus können die MS-Transistoren 52a und 53a mit niedriger Schwellenspannung im Schaltungsblock B1, wie in 15 gezeigt, durch MS-Transistoren mit mittlerer Schwellenspannung ersetzt werden, und der von Verarmungsladungsträgern vollständig befreite Transistor kann als MS-Transistor mit mittlerer Schwellenspannung verwendet werden. In diesem Fall kann der von Verarmungsladungsträgern vollständig befreite Transistor auch als MS-Transistor 51 mit hoher Schwellenspannung verwendet werden.
  • Die obige Beschreibung des Schaltungsblocks B1 kann auch auf die Logikschaltung L4 und so weiter angewendet werden. Das heißt, bei Betrachtung der Logikschaltung L4 können die Transistoren 41, 42 und 43 die SI-Struktur haben, und die MS-Transistoren 42 und 43 mit niedriger Schwellenspannung können von Verarmungsladungsträgern vollständig befreiten Transistoren sein. Drüber hinaus kann der von Verarmungsladungsträgern vollständig befreite Transistor auch als MS-Transistor 41 mit hoher Schwellenspannung in der Logikschaltung L4 neben den MS-Transistoren 42 und 43 mit niedriger Schwellenspannung verwendet werden. Drüber hinaus können die MS-Transistoren 42 und 43 mit niedriger Schwellenspannung in der Logikschaltung L4 durch MS-Transistoren mit mittlerer Schwellenspannung ersetzt werden, und der von Verarmungsladungsträgern vollständig befreite Transistor kann als MS-Transistor mit mittlerer Schwellenspannung verwendet werden. In diesem Fall kann der von Verarmungsladungsträgern vollständig befreite Transistor auch als MS-Transistor 41 mit hoher Schwellenspannung verwendet werden.
  • Allgemein gesprochen hat ein Logikglied, das sich aus MS-Transistoren mit niedriger Schwellenspannung zusammensetzt, einen größeren Leistungsbedarf, obgleich die Verarbeitungsgeschwindigkeit groß ist. Hingegen hat ein Logikglied, das aus MS-Transistoren mit hoher Schwellenspannung besteht, einen geringeren Leistungsbedarf, obgleich die Verarbeitungsgeschwindigkeit kleiner ist. Unter den Logikgliedern in einer Logikschaltung erfordern manche eine höhere Verarbeitungsgeschwindigkeit, andere jedoch nicht. Aus der Sicht dieses Hintergrunds benötigen die oben abgehandelten Ausführungsbeispiele MS-Transistoren mit niedriger Schwellenspannung an Stellen, die höhere Verarbeitungsgeschwindigkeit erfordern, um der großen Verarbeitungsgeschwindigkeit der Logikschaltung gerecht zu werden, während die MS-Transistoren mit hoher Schwellenspannung an Stellen mit mehr Geschwindigkeitsspanne angewendet werden, damit der Leistungsbedarf an nachfolgenden Stellen verringert wird, wobei der Gesamtleistungsbedarf der Logikschaltung verringert wird. Ein Ergebnis kann die vorliegende Erfindung den Gesamtleistungsbedarf der Logikschaltung verringern, wobei die erforderliche Verarbeitungsgeschwindigkeit aufrechterhalten wird.
  • Tabelle 1 zeigt Beispiele der drei Typen von Schwellenspannungen der MS-Transistoren bei den oben abgehandelten Ausführungsbeispielen.
  • Tabelle 1
    Figure 00200001
  • 16 zeigt in einem Kennliniendiagramm die Ergebnisse der Beziehungen zwischen Signalverzögerungszeiten und der Anzahl der Ausgangslasten bei drei Arten von zwei NAND-Schaltungen am Eingang, wobei jede aus drei Arten von MS-Transistoren, wie in Tabelle 1 gezeigt, zusammengesetzt. Die Ergebnisse wurden durch Schaltungssimulation berechnet.
  • Die Verhältnisse der Verzögerungszeiten der drei Arten der beiden NAND-Schaltungen am Eingang, wobei jede aus MS-Transistoren mit niedriger, mittlerer und hoher Schwellenspannung besteht, beträgt 1 : 1,32 : 1,8. Es stellt sich heraus, daß der Leckstrom um eine Größenordnung verringert werden kann, wenn die Schwellenspannung um etwa 100 mV in dem Fall erhöht wird, daß eine Unterschwellenwertkennlinie (das heißt, eine VD-ID-Kennlinie, wenn die Gate-Spannung kleiner als die Schwellenspannung ist, und sich die berfläche in einem schwach invertierten Zustand befindet) S ≅ 70 mV/Dekade ist.
  • Wenn daher ein MS-Transistor in der Logikschaltung eine Geschwindigkeitsspanne von kleiner gleich 1,5 hat, kann der MS-Transistor mit mittlerer Schwellenspannung als der MS-Transistor anstelle des MS-Transistors mit niedriger Schwellenspannung verwendet werden, der im Logikglied zur Erfüllung der erforderlichen Geschwindigkeitsspanne verwendet wurde. Wenn darüber hinaus ein MS-Transistor eine Geschwindigkeitsspanne von kleiner gleich 2,0 hat, kann der MS-Transistor mit hoher Schwellenspannung als der MS-Transistor anstelle des MS-Transistors mit niedriger Schwellenspannung verwendet werden, der im Logikglied zur Erfüllung der erforderliche Geschwindigkeitsspanne verwendet wurde. Das Ersetzen des MS-Transistors mit niedriger Schwellenspannung durch MS-Transistoren mit mittlerer oder hoher Schwellenspannung ermöglicht dem Leckstrom im Betriebszustand, um ein oder zwei Größenordnungen, verglichen mit denen der ersetzten MS-Transistoren, verringert wird, wobei der Gesamtleistungsbedarf der Logikschaltung verringert wird.
  • Obgleich die MS-Transistoren bei den vorangegangenen Ausführungsbeispielen in drei Arten, bezogen auf die Schwellenspannung, eingeteilt werden, lassen sie sich auch in zwei Arten einteilen: Einen ersten MS-Transistor mit einer Schwellenspannung, die kleiner einer zuvor festgelegten Spannung ist, und einen zweiten MS-Transistor mit einer Schwellenspannung, die größer oder gleich einer zuvor festgelegten Spannung ist. Die MS-Transistoren der ersten Art können dann als MS-Transistoren verwendet werden, die bei großer Geschwindigkeit arbeiten, und die MS-Transistoren der zweiten Art können als MS-Transistoren mit einer größeren Geschwindigkeitsspanne verwendet werden.
  • Ausführungsbeispiel 4
  • 17 zeigt einen Volladdierer LCi als ein viertes Ausführungsbeispiel einer Logikschaltung entsprechend der vorliegenden Erfindung. Der Volladdierer LCi enthält die Logikglieder G11–G12 zur Ausführung der Addition, einen Schaltkreis (SW1), ein Glied G14 zur Ansteuerung des Schaltkreises SW1, die MS-Transistoren TR13 und TR14 mit mittlerer Schwellenspannung und die Logikglieder G13 und G15 zur Ansteuerung der MS-Transistoren TR14 und TR13. Der Schaltkreis SW1 enthält einen MS-Transistoren TR11 mit niedriger Schwellenspannung als ein Übertragungsglied zur Lieferung eines Übertragssignals, und einen MS-Transistor TR12 mit niedriger Schwellenspannung zur Ansteuerung des MS-Transistors TR11 mit niedriger Schwellenspannung. Der Schaltkreis LW1 enthält einen ersten N-Kanal-Anreicherungs-MSFET TR11 mit einer Source S, die mit dem Signaleingangsanschluß Sin verbunden ist, und einem Drain d, das mit dem Signalausgangsanschluß Sout verbunden ist, und einen zweiten N-Kanal-Anreicherungs-MSFET TR12 mit einem Gate, das mit der virtuellen Spannungsversorgungsleitung VDD verbunden ist, eine Source s, die mit dem Ansteueranschluß c verbunden ist, und einem Drain d, das mit dem Gate des ersten N-Kanal-Anreicherungs-MSFET TR11 verbunden ist. Das Substrat des NMS-Transistors TR11 und das Substrat des NMS-Transistors TR12 werden potentialfrei gemacht. Die Logikglieder G11–G15 bestehen jeweils aus MS-Transistoren mit mittlerer Schwellenspannung. In 17 bezeichnen Ai und Bi Addierereingänge, Si einen Addiererausgang, Cii einen Übertragseingang und Coi einen Übertragsausgang.
  • Es wird nun der Arbeitsablauf des in 17 gezeigten Volladdierer beschrieben. Ein Übertragssteuersignal am Anschluß c des Schaltkreises SW1 kann durch c = Ai ⊕ Bi unter Verwendung der Eingangssignale Ai und Bi ausgedrückt werden. Dies bedeutet, daß c dann den logischen Wert "1" hat, wenn eines der beiden Eingangssignale Ai oder Bi den logischen Wert "1" hat und das andere den logischen Wert "0" hat, womit der MS-Transistor TR11 mit niedriger Schwellenspannung in den leitenden Zustand überführt wird. Als Ergebnis wird das Übertragssignal Cii, das von der vorherigen Stufe zugeführt wird, an den Ausgangsanschluß Coi übertragen. Haben beide Eingangssignale den logischen Wert "0" oder den logischen Wert "1", hat das Übertragungssteuersignal c den logischen Wert "0", wodurch der Transistor TR11 in den Sperrzustand überführt wird, und folglich wird das Übertagssignal Cii, das von der vorherigen Stufe zugeführt wird, nicht an den Ausgangsanschluß Coi über den Transistor TR11 übertragen. In diesem Fall befindet sich entweder der PMS-Transistor TR13 oder der NMOS-Transistor TR14, die über den Übertragsausgangsanschluß Coi miteinander verbunden sind, im leitenden Zustand, wodurch der Übertragsausgangsanschluß Coi entweder auf den logischen Wert "1" oder auf den logischen Wert "0" eingestellt wird.
  • Ein n-Bit-Addierer kann durch Hintereinanderschalten von n Volladdierern, der Art wie in 17 gezeigt, gebildet werden. Um das Übertragssignal ohne Dämpfung seiner Amplitude zu übertragen, muß das Signal zum Anschluß c bei jedem Volladdierer festgelegt werden (das heißt, auf einen H-Zustand eingestellt werden), bevor das Übertragseingangssignal Cii auftritt.
  • Da bei einem n-Bit-Addierer der Volladdierer eine längere Zeitdauer zur Festlegung der Eingangsbits bezogen auf das Übertragseingabesignal Cii, aufgrund der steigenden Bitstelle immer größer wird, haben die Glieder G11 und G14 eine ausreichende Geschwindigkeitsspanne. Entsprechend kann der Arbeitsablauf der Glieder G11 und G14 sichergestellt werden, selbst wenn sie aus MS-Transistoren mit mittlerer Schwellenspannung bestehen.
  • Entsprechend diesem Ausführungsbeispiel besteht das Übertragungsglied aus dem MS-Transistor TR11 mit niedriger Schwellenspannung, wodurch der Spannungsabfall des Übertragssignals während des Übertragsvorgangs verringert werden kann. Hinzu kommt, daß dem Spannungsabfall der Übertragsausgabe vorgebeugt werden kann, da die Gate-Spannung des Übertragungsglieds TR11 oberhalb der virtuellen Versorgungsspannung VDD durch Steuerung des Übertragungsglieds TR11 mit Hilfe des MS-Transistors TR12 mit niedriger Schwellenspannung, der als Zusatztransistor wirkt, angehoben wird, dessen Gate-Anschluß mit der virtuellen Versorgungsleitung VDD verbunden ist Die Gate-Elektrode des Transistors TR12 kann mit der Hauptspannungsversorgung VDD statt mit der virtuellen Versorgungsspannung VDD verbunden werden; diese Modifikation hat die gleiche Wirkung.
  • Die 18a und 18b zeigen Diagramme der Wellenformen, die mit Hilfe der Schaltungssimulation der Signale, die an den Eingangsanschluß Sin und an den Steueranschluß c angelegt werden, und des Signals am Ausgangsanschluß Sout berechnet werden, indem NMS-Transistoren mit relativ hoher Schwellenspannung wie die Transistoren TR11 und TR12 beim Schaltkreis SW1 verwendet wird.
  • Wenn, wie in 18A gezeigt, das Signal am Steueranschluß c ankommt, nachdem das Signal am Eingangsanschluß Sin angekommen ist, erhöht sich der Wert des Signals am Ausgabeanschluß Sout nicht auf den Wert der Versorgungsspannung. Wenn hingegen, wie in 18B gezeigt, das Signal am Steueranschluß c auftritt, bevor das Signal am Eingangsanschluß Sin ankommt, erhöht sich das Signal am Ausgangsanschluß Sout auf den Wert der Versorgungsspannung.
  • Die 19A und 19B zeigen Diagramme der Wellenformen, die mit Hilfe der Schaltungssimulation der Signale berechnet werden, die an den Eingangsanschluß Sin und an den Steueranschluß c und des Signals am Ausgangsanschluß Sout angelegt werden, indem NMS-Transistoren mit relativ niedriger Schwellenspannung wie die Transistoren TR11 und TR12 im Schaltkreis SW1 verwendet werden.
  • Selbst wenn das Signal am Steueranschluß c auftritt, nachdem das Signal am Eingangsanschluß Sin ankommt, kann die Wirkung des Spannungsabfalls verringert werden, indem die MS-Transistoren mit niedriger Schwellenspannung, wie der Übertragungsgliedtransistor TR11 in 19A. verwendet werden, im Vergleich zu dem Fall, bei dem die MS-Transistoren mit hoher Schwellenspannung, wie in 18A gezeigt, verwendet werden.
  • Entsprechend der vorliegenden Erfindung kann die Dämpfung der Amplitude des Signals, das durch das Übertragungsglied hindurchtritt, verhindert werden.
  • 20 zeigt ein Ausführungsbeispiel eines 4 Bit-Addierers, wobei die vier Addierer LCi (i = 0, 1, 2, und 3), wie in 17 gezeigt, hintereinandergeschaltet sind. In 20 bezeichnet COF ein Überlaufausgangssignal des Übertragssignals. Genauer: Je höher die Bitstelle, um so schneller ist das Übertragungsteuersignal gegenüber dem Übertragungssignal. Dies bietet einen Vorteil der Erhöhung des Verstärkungseffekts des Zusatztransistors, der mit dem Übertragungsglied verbunden ist, wobei eine höhere Verarbeitungsgeschwindigkeit erreicht wird.
  • Ausführungsbeispiel 5
  • bgleich in 17 die Transistoren TR11 und TR12 NMS-Transistoren sind, zeigt 21 ein fünftes Ausführungsbeispiel der vorliegenden Erfindung, bei dem für die Transistoren TR11 und TR12 PMS-Transistoren verwendet werden. Bei diesem Ausführungsbeispiel ist das NICHT-Glied G13 nicht erforderlich. Die Gate-Elektrode des Transistors TR12 wird mit der Masse statt mit der virtuellen Versorgungsspannungsleitung VDD verbunden.
  • Die vorliegende Erfindung wurde im einzelnen im Hinblick auf verschiedene Ausführungsbeispiele beschrieben, und es wird aus dem Vorstehenden geht für Fachleute auf diesem Gebiet deutlich hervor, daß Änderungen vorgenommen werden können, ohne von der Erfindung aus ihrer erweiterten Sicht abzuweichen, und es in den anliegenden Patentansprüchen ist daher beabsichtigt, sämtliche Änderungen abzudecken, die dem Erfindungsgedanken zugrunde liegen.

Claims (15)

  1. Logische Schaltung (C1), gekennzeichnet durch: ein erstes logisches Glied (L4 bis L9) mit wenigstens einem ersten MS-Transistor (42), der in einen Signalweg geschaltet und für die logische Schaltung (C1) arbeitsgeschwindigkeitsbestimmend ist, wobei der erste MS-Transistor (42) eine niedrigere Schwellwertspannung als eine vorbestimmte Spannung hat und mit hoher Geschwindigkeit arbeitet, wobei das erste logische Glied (L4 bis L9) so aufgebaut ist, daß nur der wenigstens einfach vorgesehene MS-Transistor (42) die Arbeitsgeschwindigkeit des ersten logischen Gliedes (L4 bis L9) bestimmt; und durch ein oder mehrere restliche logische Glieder (L1 bis L3), die sich vom ersten logischen Schaltungsglied (L4 bis L9) unterscheiden, wobei jedes der restlichen logischen Glieder (L1 bis L3) wenigstens einen zweiten MS-Transistor (22, 23) und wenigstens einen dritten MS-Transistor (12) mit begrenzter Arbeitsgeschwindigkeit hat, wobei der zweite MS-Transistor (22, 23) eine mittlere Schwellwertsspannung hat, die höher als die vorbestimmte Spannung ist, und wobei der dritte MS-Transistor (12) eine hohe Schwellwertspannung hat, die über der Schwellwertspannung des zweiten MS-Transistors (22, 23) liegt, und wobei die restlichen logischen Glieder (L1 bis L3) keine Transistoren vom Typ des ersten MS-Transistors (42) enthalten.
  2. Logikschaltung nach Anspruch 1, gekennzeichnet durch einen vierten MS-Transistor mit einer hohen Schwellwertspannung, der zwischen eine Hauptstromversorgungsleitung und einen Anschluß von wenigstens dem ersten oder zweiten MS-Transistor geschaltet ist.
  3. Logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das erste logische Glied wenigstens einen ersten MS-Transistor, einen fünften MS-Transistor, der ein in den Signalweg geschaltetes Übertragungsglied und einen sechsten MS-Transistor zum Steuern des fünften MS-Transistors enthält, und daß das erste der Vielzahl restlicher logischer Glieder (L1 bis L3) ein zweites logisches Glied zum Bestimmen eines Ausgangssignals vom fünften MS-Transistor und ein drittes logisches Glied zum Steuern des sechsten MS-Transistors enthält.
  4. Logische Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der sechste MS-Transistor mit seinem Drain-Anschluß mit einem Gate-Anschluß des fünften MS-Transistors verbunden ist, wobei dessen Source-Anschluß mit einem Ausgangsanschluß des dritten logischen Gliedes und dessen Gate-Anschluß mit einer der Hochpotentialstromversorgungsleitung und der Hauptstromversorgungsleitung auf Masse verbunden ist.
  5. Logische Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste, zweite und dritte MS-Transistor eine SI-Struktur aufweist, und daß wenigstens der erste MS-Transistor mit der niedrigen Schwellwertspannung und der zweite MS-Transistor mit der mittleren Schwellwertspannung ein MS-Transistor vom Verarmungstyp ist.
  6. Logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die MS-Transistoren eine SI-Struktur aufweisen, und daß wenigstens entweder der MS-Transistor niedriger Schwellwertspannung oder der zweite MS-Transistor mittlerer Schwellwertspannung ein MS-Transistor vom Verarmungstyp ist, und daß der dritte MS-Transistor mit der hohen Schwellwertspannung ein MS-Transistor vom Verarmungstyp ist.
  7. Logische Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß der fünfte MS-Transistor ein MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit ist, dessen Source mit einer mit einem Signalausgangsanschluß vom Übertragungsgliedes verbunden ist, und dessen Drain mit einem Signalausgangsanschluß des Übertragungsgliedes verbunden ist, und dadurch, daß der sechste MS-Transistor ein zweiter MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit ist, dessen Source verbunden ist mit einem Ausgangsanschluß des dritten logischen Gliedes, dessen Drain verbunden ist mit einem Gate des ersten MS-Transistors vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit, und dessen Gate verbunden ist mit der Hochpotentialstromversorgung oder mit Masse, und daß sowohl ein Körper des ersten MS-Transistors vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit als auch ein Körper des zweiten MS-Transistors vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit potentialfrei sind.
  8. Logische Schaltung nach Anspruch 7, dadurch gekennzeichnet daß der erste MOS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit und der zweite MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit eine SI-Struktur aufweisen.
  9. Logische Schaltung nach Anspruch 8, dadurch gekennzeichnet daß sowohl der erste MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit als auch der zweite MS-Transistor des Anreicherungstyps mit einem Kanal erster Leitfähigkeit vom Verarmungstyp sind.
  10. Logische Schaltung nach einem der Ansprüche 4, 7, 8 und 9, dadurch gekennzeichnet, daß eines der Vielzahl restlicher logischer Glieder einen Volladdierer enthält, um eine Addition durch Empfangen erster und zweiter Eingangssignale und eines Trägersignals auszuführen, wobei das Trägersignal an das Übertragungsglied geliefert wird, und dadurch, daß das Steuern des dritten logische Glieds bestimmt, ob das Trägersignal vom Übertragungsglied als Reaktion auf das erste und zweite Eingangssignal abgegeben wird, und dadurch, daß das zweite logische Glied ein Ausgangssignal des Übertragungsgliedes eines gemäß dem ersten und dem zweiten Eingangssignal vorbestimmten Ausgangssignals erzeugt, wenn das Übertragungsglied das Trägersignal als Reaktion auf das erste und zweite Eingangssignal nicht abgibt.
  11. Logische Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß wenigstens entweder der erste MS-Transistor mit der niedrigen Schwellwertspannung einen ersten und einen zweiten MS-Transistor des Anreicherungstyps enthält, wobei der erste MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit eine Source hat, die mit einem Signaleingangsanschluß verbunden ist, und ein Drain, der mit einem Signalausgangsanschluß verbunden ist; und wobei der zweite MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit eine Source hat, die mit einem Steueranschluß verbunden ist, ein Drain, der mit einem Gate des ersten MS-Transistors vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit verbunden ist, und dadurch, daß der erste und zweite MS-Transistor vom Anreicherungstyp mit einem Kanal erster Leitfähigkeit, deren Körper potentialschwebend sind, einen Schaltkreis als Übertragungsglied bilden.
  12. Herstellungsverfahren zum Herstellen einer logischen Schaltung (C1), die über ein erstes logisches Glied (L4 bis L9) mit wenigstens einem ersten MS-Transistor (42) verfügt, der in einen Signalweg geschaltet ist und für die Logikschaltung (C1) arbeitsgeschwindigkeitsbestimmend ist, wobei der erste MS-Transistor (42) eine niedrigere Schwellwertspannung als eine vorbestimmte Spannung hat und mit hoher Geschwindigkeit arbeitet, wobei das erste logische Glied (L4 bis L9) so aufgebaut ist, daß nur der wenigstens einfach vorgesehene MS-Transistor (42) die Arbeitsgeschwindigkeit des ersten logischen Gliedes (L4 bis L9) bestimmt; und durch ein oder mehrere restliche logische Glieder (L1 bis L3), die sich vom ersten logischen Schaltungsglied (L4 bis L9) unterscheiden, wobei jedes der restlichen logischen Glieder (L1 bis L3) wenigstens einen zweiten MS-Transistor (22, 23) und wenigstens einen dritten MS-Transistor (12) mit begrenzter Arbeitsgeschwindigkeit hat, wobei der zweite MS-Transistor (22, 23) eine mittlere Schwellwertsspannung hat, die größer als die vorbestimmte Spannung ist, und wobei der dritte MS-Transistor (12) eine hohe Schwellwertspannung hat, die über der Schwellwertspannung des zweiten MS-Transistors (22, 23) liegt, wobei die restlichen logischen Glieder (L1 bis L3) keine Transistoren vom Typ des ersten MOS-Transistors (42) enthalten; gekennzeichnet durch die Verfahrensschritte: (A) Bilden von MS-Einrichtungszonen, um MS-Transistoren mit niedriger, mittlerer und hoher Schwellwertspannung zu schaffen, wobei die MS-Einrichtungszonen untereinander isoliert sind; (B) Implantieren einer Verunreinigung für einen niedrigen Schwellwert in die MS-Einrichtungszonen zum Bilden der MS-Transistoren mit niedriger und hoher Schwellwertspannung; und (C) Implantieren einer Verunreinigung für einen mittleren Schwellwert in die MS-Einrichtungszonen zum Bilden der MS-Transistoren mit der mittleren und hohen Schwellwertspannung.
  13. Herstellungsverfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt (A) erste und zweite Leitfähigkeits-MS-Einrichtungszonen in den MS-Einrichtungszonen bildet, und daß die Schritte (B) und (C) in den ersten Leitfähigkeits-MOS-Zonen und nachfolgend die Schritte (B) und (C) in den zweiten Leitfähigkeits-MS-Einrichtungszonen ausgeführt werden.
  14. Herstellungsverfahren nach Anspruch 12, zum Herstellen einer logischen Schaltung (C1) mit: einem logischen Glied (L4 bis L9) mit wenigstens einem ersten MS-Transistor (42), der in einen Signalweg geschaltet und für die logischen Schaltung (C1) arbeitsgeschwindigkeitsbestimmend ist, wobei der erste MS-Transistor (42) einerseits eine Schwellwertspannung hat, die niedriger als eine vorbestimmte Spannung ist, und andrerseits mit hoher Geschwindigkeit arbeitet, und mit einem zwischen eine Hauptstromversorgungsleitung und einen Anschluß wenigstens vom ersten und zweiten MS-Transistor auf der Seite einer Hochpotentialstromversorgungsleitung geschalteten vierten MS-Transistor mit einer hohen Schwellwertspannung.
  15. Herstellungsverfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt (A) in den MS-Einrichtungszonen erste und zweite Leitfähigkeits-MS-Einrichtungszonen bildet, und daß die Schritte (B) und (C) in den ersten Leitfähigkeits-MOS-Einrichtungszonen und danach die Schritte (B) und (C) in den zweiten Leitfähigkeits-MS-Einrichtungszonen ausgeführt werden.
DE69730775T 1996-05-22 1997-05-21 Logische Schaltung und zugehöriges Herstellungsverfahren Expired - Lifetime DE69730775T2 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP15026896 1996-05-22
JP15026896 1996-05-22
JP23130696 1996-08-13
JP23130696A JPH1065507A (ja) 1996-08-13 1996-08-13 スイッチ回路および論理回路

Publications (2)

Publication Number Publication Date
DE69730775D1 DE69730775D1 (de) 2004-10-28
DE69730775T2 true DE69730775T2 (de) 2005-09-29

Family

ID=26479925

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69730775T Expired - Lifetime DE69730775T2 (de) 1996-05-22 1997-05-21 Logische Schaltung und zugehöriges Herstellungsverfahren

Country Status (3)

Country Link
US (2) US6111427A (de)
EP (1) EP0809362B1 (de)
DE (1) DE69730775T2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935617B2 (en) 2013-12-26 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0809362B1 (de) * 1996-05-22 2004-09-22 Nippon Telegraph And Telephone Corporation Logische Schaltung und zugehöriges Herstellungsverfahren
JP3777768B2 (ja) * 1997-12-26 2006-05-24 株式会社日立製作所 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法
US6693331B2 (en) * 1999-11-18 2004-02-17 Intel Corporation Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation
JP3416628B2 (ja) * 2000-04-27 2003-06-16 松下電器産業株式会社 半導体集積回路装置
JP3523611B2 (ja) * 2000-05-31 2004-04-26 日本電信電話株式会社 差動型論理回路
JP3912960B2 (ja) * 2000-06-20 2007-05-09 株式会社東芝 半導体集積回路、論理演算回路およびフリップフロップ
US6369606B1 (en) * 2000-09-27 2002-04-09 International Business Machines Corporation Mixed threshold voltage CMOS logic device and method of manufacture therefor
JP3614125B2 (ja) * 2000-10-23 2005-01-26 三星電子株式会社 Ｃｐフリップフロップ
US6918091B2 (en) * 2000-11-09 2005-07-12 Change Tools, Inc. User definable interface system, method and computer program product
US6668358B2 (en) * 2001-10-01 2003-12-23 International Business Machines Corporation Dual threshold gate array or standard cell power saving library circuits
US6586294B1 (en) 2002-01-02 2003-07-01 Intel Corporation Method of fabricating MOSFET transistors with multiple threshold voltages by halo compensation and masks
US6981231B2 (en) * 2002-02-22 2005-12-27 Hewlett-Packard Development Company, L.P. System and method to reduce leakage power in an electronic device
US6933744B2 (en) * 2002-06-11 2005-08-23 The Regents Of The University Of Michigan Low-leakage integrated circuits and dynamic logic circuits
US6849492B2 (en) * 2002-07-08 2005-02-01 Micron Technology, Inc. Method for forming standard voltage threshold and low voltage threshold MOSFET devices
JP3916536B2 (ja) * 2002-09-02 2007-05-16 沖電気工業株式会社 Ｌｓｉデバイスの製造方法
JP4736313B2 (ja) * 2002-09-10 2011-07-27 日本電気株式会社 薄膜半導体装置
US7451413B1 (en) * 2003-01-03 2008-11-11 Marvell International Ltd. Methods of minimizing leakage current by analyzing post layout information and associated threshold voltage and leakage current
US7188325B1 (en) * 2004-10-04 2007-03-06 Advanced Micro Devices, Inc. Method for selecting transistor threshold voltages in an integrated circuit
US20090108905A1 (en) * 2007-10-24 2009-04-30 National Chung Cheng University Dynamic NP-swappable body bias circuit
US8252649B2 (en) 2008-12-22 2012-08-28 Infineon Technologies Ag Methods of fabricating semiconductor devices and structures thereof
US8151224B1 (en) * 2008-12-29 2012-04-03 Altera Corporation Method of designing integrated circuits including providing an option to select a mask layer set
US10169500B2 (en) * 2011-08-08 2019-01-01 International Business Machines Corporation Critical path delay prediction
JP2022022804A (ja) 2020-07-07 2022-02-07 キオクシア株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4107548A (en) * 1976-03-05 1978-08-15 Hitachi, Ltd. Ratioless type MIS logic circuit
JPS5772429A (en) * 1980-10-22 1982-05-06 Toshiba Corp Semiconductor integrated circuit device
US4441039A (en) * 1981-11-20 1984-04-03 International Business Machines Corporation Input buffer circuit for semiconductor memory
US4714840A (en) * 1982-12-30 1987-12-22 Thomson Components - Mostek Corporation MOS transistor circuits having matched channel width and length dimensions
US4563599A (en) * 1983-03-28 1986-01-07 Motorola, Inc. Circuit for address transition detection
JPS6074817A (ja) * 1983-09-30 1985-04-27 Fujitsu Ltd 集積回路
JP2574742B2 (ja) * 1984-04-09 1997-01-22 三菱電機株式会社 半導体集積回路装置
JPH04263468A (ja) * 1991-02-19 1992-09-18 Fujitsu Ltd 半導体装置の製造方法
JP3184265B2 (ja) * 1991-10-17 2001-07-09 株式会社日立製作所 半導体集積回路装置およびその制御方法
US5486774A (en) * 1991-11-26 1996-01-23 Nippon Telegraph And Telephone Corporation CMOS logic circuits having low and high-threshold voltage transistors
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
JP3249293B2 (ja) * 1994-05-30 2002-01-21 富士通株式会社 半導体集積回路
US5594371A (en) * 1994-06-28 1997-01-14 Nippon Telegraph And Telephone Corporation Low voltage SOI (Silicon On Insulator) logic circuit
JP2689950B2 (ja) * 1995-04-13 1997-12-10 日本電気株式会社 高速低電力型デコード回路
US5821769A (en) * 1995-04-21 1998-10-13 Nippon Telegraph And Telephone Corporation Low voltage CMOS logic circuit with threshold voltage control
EP0809362B1 (de) * 1996-05-22 2004-09-22 Nippon Telegraph And Telephone Corporation Logische Schaltung und zugehöriges Herstellungsverfahren

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935617B2 (en) 2013-12-26 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US6426261B1 (en) 2002-07-30
EP0809362B1 (de) 2004-09-22
EP0809362A3 (de) 1999-07-21
DE69730775D1 (de) 2004-10-28
US6111427A (en) 2000-08-29
EP0809362A2 (de) 1997-11-26

Similar Documents

Publication Publication Date Title
DE69730775T2 (de) Logische Schaltung und zugehöriges Herstellungsverfahren
DE2857467C2 (de)
DE2555297A1 (de) Digitalschaltung mit feldeffekttransistoren
DE2544974C3 (de) Schaltkreis zur Realisierung logischer Funktionen
DE3630160A1 (de) Cmos-ausgangsschaltung
DE3427285C2 (de)
DE3603953C2 (de) Gate-Array-Halbleiteranordnung in CMOS-Technologie
DE3223276A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
EP0126788A1 (de) MOS-Bootstrap-Gegentaktstufe
EP0006167A1 (de) Mehrwertiger FET-Festwertspeicher
DE3510948A1 (de) Schaltungsvorrichtung
DE1639322A1 (de) Anordnung zur Spannungsversorgung integrierter Schaltungen
DE2338239A1 (de) Integrierte halbleiterschaltung
DE2252371A1 (de) Schwellwert-verknuepfungsglied
DE1766488A1 (de) Schaltungsbaustein und Schaltungsgruppe fuer LSI-Schaltungen
DE4017617C2 (de) Spannungserzeugungsschaltung mit geringer Leistungsaufnahme und stabiler Ausgangsspannung bei kleiner Schaltkreisfläche
DE2637808C2 (de) Schaltungsanordnung zur Kompensation der herstellungsbedingten Sollwert-Abweichungen von integrierten Halbleiterschaltungen
DE19622646B4 (de) Integrierte Halbleiterschaltungsvorrichtung
DE4107870C2 (de)
DE1564221A1 (de) Halbleiterbauelement vom Feldeffekttyp,insbesondere zur Realisierung von logischen Funktionen
DE2851954A1 (de) Logisches schaltungsglied mit mos- transistoren
DE102006061172A1 (de) Metall-Oxid-Halbleiter-Transistor mit geringer Breite
EP0061513A1 (de) Integrierte Auswahlschaltung in CMOS-Technik für vier Potentiale und deren Vereinfachung für drei Potentiale
DE602004000651T2 (de) Integrierte Spannungsreglerschaltung und deren Herstellungsverfahren
DE3148410A1 (de) Programmierbare verknuepfungsschaltung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition